CN116501564B - 一种芯片验证方法、现场可编程逻辑门阵列芯片以及装置 - Google Patents
一种芯片验证方法、现场可编程逻辑门阵列芯片以及装置 Download PDFInfo
- Publication number
- CN116501564B CN116501564B CN202310764636.2A CN202310764636A CN116501564B CN 116501564 B CN116501564 B CN 116501564B CN 202310764636 A CN202310764636 A CN 202310764636A CN 116501564 B CN116501564 B CN 116501564B
- Authority
- CN
- China
- Prior art keywords
- serializer
- deserializer
- data link
- clock
- reference clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 73
- 238000012795 verification Methods 0.000 title abstract description 41
- 238000012545 processing Methods 0.000 claims abstract description 26
- 230000005856 abnormality Effects 0.000 claims abstract description 23
- 239000011093 chipboard Substances 0.000 claims abstract description 8
- 238000004590 computer program Methods 0.000 claims description 35
- 238000005070 sampling Methods 0.000 claims description 27
- 238000001514 detection method Methods 0.000 claims description 18
- 230000001360 synchronised effect Effects 0.000 claims description 12
- 238000012216 screening Methods 0.000 claims description 8
- 230000008859 change Effects 0.000 claims description 7
- 238000007639 printing Methods 0.000 claims description 5
- 230000002159 abnormal effect Effects 0.000 claims description 4
- 230000008569 process Effects 0.000 abstract description 14
- 230000005540 biological transmission Effects 0.000 abstract description 6
- 239000005441 aurora Substances 0.000 description 6
- 230000009467 reduction Effects 0.000 description 4
- 101150071746 Pbsn gene Proteins 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003032 molecular docking Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2247—Verification or detection of system hardware configuration
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
- Debugging And Monitoring (AREA)
Abstract
本申请涉及一种芯片验证方法、现场可编程逻辑门阵列芯片以及装置，包括：在接收到串行器/解串器的数据链路的错误信息时，若检测到串行器/解串器的时钟异常，则复位芯片板上的时钟芯片，复位串行器/解串器；若接收到串行器/解串器内部产生的告警信息，则基于告警信息对串行器/解串器进行处理；若未检测到串行器/解串器的时钟异常且未接收到串行器/解串器内部产生的告警信息，则在数据链路中打标识码，标识码用于标识出数据链路出现错误。本申请能够在芯片验证过程对SerDes出现的问题进行迅速定位并解决问题，保障芯片验证过程两片芯片之间数据传输。
Description
技术领域
本申请涉及数字芯片技术领域，特别是涉及一种芯片验证方法、现场可编程逻辑门阵列芯片、装置和存储介质。
背景技术
在芯片原型验证平台中，考虑到有些芯片规模比较大，需要使用两片芯片才能满足验证需求。通常地，两片芯片之间采用SerDes（Serializer/De-serializer,串行器/解串器）进行通信连接。
芯片验证过程，例化SerDes的速率时，通常使用千兆级别的速率，因此SerDes工作的稳定性至关重要。SerDes的某一个环节出现问题时，都会导致两个芯片之间数据传输出现误码。因此，急需提供一种解决办法，在SerDes工作状态出现问题时，迅速以及准确地发现问题点和解决问题点，以保证芯片验证的正常运行。
发明内容
基于此，有必要针对上述技术问题，提供一种芯片验证方法、现场可编程逻辑门阵列芯片、装置和存储介质，能够在芯片验证过程对SerDes出现的问题进行迅速定位并解决问题，保障芯片验证过程两片芯片之间数据传输。
一种芯片验证方法，包括：在接收到串行器/解串器的数据链路的错误信息时，若检测到串行器/解串器的时钟异常，则复位芯片板上的时钟芯片，复位串行器/解串器；若接收到串行器/解串器内部产生的告警信息，则基于告警信息对串行器/解串器进行处理；若未检测到串行器/解串器的时钟异常且未接收到串行器/解串器内部产生的告警信息，则在数据链路中打标识码，标识码用于标识出数据链路出现错误。
在其中一个实施例中，一种芯片验证方法还包括：对串行器/解串器的参考时钟的有无进行检测，当未检测到串行器/解串器的参考时钟时，确定检测到串行器/解串器的时钟异常。
在其中一个实施例中，对串行器/解串器的参考时钟的有无进行检测，包括：按照第一设定频率对串行器/解串器的参考时钟进行抽样检测，在未检测到串行器/解串器的参考时钟的电平变化时，确定未检测到串行器/解串器的参考时钟。
在其中一个实施例中，一种芯片验证方法还包括：对串行器/解串器的参考时钟的频率进行定性检测，当检测到串行器/解串器的参考时钟的频率偏大时，确定检测到串行器/解串器的时钟异常。
在其中一个实施例中，一种芯片验证方法还包括：对串行器/解串器的参考时钟的频率进行定性检测时，对串行器/解串器的参考时钟进行分频，采用第二设定频率对分频后得到的时钟信号进行采样，基于采样得到的时钟信号进行统计，基于统计结果确定参考时钟的频率。
在其中一个实施例中，采用第二设定频率对分频后得到的时钟信号进行采样，基于采样得到的时钟信号进行统计，基于统计结果确定参考时钟的频率，包括：采用第二设定频率对分频后得到的时钟信号进行高电平采样，统计得到高电平的数量，基于高电平的数量确定第二设定频率与参考时钟的关系，根据第二设定频率与参考时钟的关系确定参考时钟的频率。
在其中一个实施例中，串行器/解串器内部FIFO溢出时，产生告警信息。
在其中一个实施例中，串行器/解串器产生CDR失锁时，产生告警信息。
在其中一个实施例中，一种芯片验证方法还包括：通过串行器/解串器输出的TX复位信号和/或RX复位信号确定出串行器/解串器内部的复位问题的告警信息。
在其中一个实施例中，一种芯片验证方法还包括：通过检测串行器/解串器的TX复位信号和/或RX复位信号，判断串行器/解串器是否复位成功。
在其中一个实施例中，若接收到串行器/解串器内部产生的告警信息，则基于告警信息对串行器/解串器进行处理，包括：若接收到串行器/解串器内部产生的告警信息，则对告警信息进行误告警筛查，确认告警信息为非误告警时，基于告警信息对串行器/解串器进行处理。
在其中一个实施例中，基于告警信息对串行器/解串器进行处理，包括：将告警信息与时钟域同步，得到同步后的告警信息；基于同步后的告警信息对串行器/解串器进行处理。
在其中一个实施例中，标识码为伪随机二进制序列码，一种芯片验证方法还包括：对数据链路进行伪随机二进制序列检测，若未检测到伪随机二进制序列码，则打印物理链路错误告警。
在其中一个实施例中，一种芯片验证方法还包括：基于配置信息产生数据链路的报文，并发送数据链路的报文；通过对端芯片将发送出的数据链路的报文进行回收，并检测回收的数据链路的报文与发送出的数据链路的报文是否相同，若不相同，则确定数据链路出现错误，生成数据链路的错误信息。
在其中一个实施例中，一种芯片验证方法还包括：基于配置信息确定产生数据链路的报文的数量，以及各报文的报文长度。
在其中一个实施例中，串行器/解串器的数据链路的错误信息包括数据链路出现的错报信息。
在其中一个实施例中，串行器/解串器的数据链路的错误信息包括数据链路的链路状态的掉线信息。
一种现场可编程逻辑门阵列芯片，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行计算机程序时实现上述任一实施例方法的步骤。
一种装置，包括多个串行的上述现场可编程逻辑门阵列芯片。
一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现上述任一实施例方法的步骤。
上述提供一种芯片验证方法、现场可编程逻辑门阵列芯片、装置和存储介质，在接收到串行器/解串器的数据链路的错误信息时，若检测到串行器/解串器的时钟异常，则复位芯片板上的时钟芯片，复位串行器/解串器；若接收到串行器/解串器内部产生的告警信息，则基于告警信息对串行器/解串器进行处理；若未检测到串行器/解串器的时钟异常且未接收到串行器/解串器内部产生的告警信息，则在数据链路中打标识码，标识码用于标识出数据链路出现错误。
因此，在串行器/解串器的数据链路的错误信息时，若是时钟异常，复位芯片板上的时钟芯片，复位串行器/解串器，若是串行器/解串器内部产生的告警信息，则基于告警信息对串行器/解串器进行处理，若是两者均未出现问题，则通过在数据链路中打标识码的方式提醒串行器/解串器的故障问题，从而能够在芯片验证过程对SerDes出现的问题进行迅速定位并解决问题，保障芯片验证过程两片芯片之间数据传输。
附图说明
图1为一个实施例中一种芯片验证方法的应用环境图；
图2为一个实施例中一种芯片验证方法的流程示意图；
图3为一个实施例中一种现场可编程逻辑门阵列芯片的内部结构框图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应当理解，在本申请的描述中，除非上下文明确要求，否则整个说明书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
还应当理解，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
需要注意的是，术语“S1”、“S2”等仅用于步骤的描述目的，并非特别指称次序或顺位的意思，亦非用以限定本申请，其仅仅是为了方便描述本申请的方法，而不能理解为指示步骤的先后顺序。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本申请要求的保护范围之内。
本申请提供的一种芯片验证方法，应用于如图1所示的应用环境中。如图1所示，芯片验证时任意两片芯片通过串行器/解串器（SerDes）连接。即，图1所示的芯片1和芯片2通过串行器/解串器连接。其中，任一芯片包括时钟检测模块、告警模块、自发包模块以及处理器，时钟检测模块用于对串行器/解串器进行时钟检测，告警模块用于读取串行器/解串器内部产生的告警信息，自发包模块用于基于配置产生标识码。具体如图1所示的芯片1的内部结构。本申请的一种芯片验证方法应用于芯片1。具体地，结合图1所示，处理器接收到串行器/解串器的数据链路的错误信息时，通过时钟检测模块检测到串行器/解串器的时钟异常时，复位芯片1板上中的时钟芯片，复位串行器/解串器；处理器在接收到告警模块上报的串行器/解串器内部产生的告警信息时，基于告警信息对串行器/解串器进行处理；处理器未检测到串行器/解串器的时钟异常且未接收到串行器/解串器内部产生的告警信息时，通过自发包模块在数据链路中打标识码，标识码用于标识出数据链路出现错误。因此，能够在芯片验证过程对SerDes出现的问题进行迅速定位并解决问题，保障芯片验证过程两片芯片之间数据传输。
在一个实施例中，本申请的一种芯片验证方法，应用于图所示的芯片1中。具体地，芯片验证中两片芯片互联结构如图1所示。任一芯片中，Chip2chip IP负责对互联协议做处理，Chip2chip IP的用户侧接口是AXI4协议总线，和Aurora IP对接的接口是AXI-stream总线。 Aurora是基于高速串行器/解串器的IP，将并行数据转化成串行数据发出。其中，Chip2chip IP指的是Chip2chip协议的IP核。Aurora是一个用于在点对点串行链路间移动数据的可扩展轻量级链路层协议，Aurora IP指的是Aurora协议的IP核。其中，芯片验证可以是：采用FPGA芯片进行芯片原型验证。互联的两片芯片均为FPGA芯片。FPGA芯片指的是现场可编程逻辑门阵列芯片。
其中，芯片1中包含时钟检测模块、告警模块、自发包模块以及处理器。具体如图2所示，一种芯片验证方法，包括以下步骤：
S202, 在接收到串行器/解串器的数据链路的错误信息时，若检测到串行器/解串器的时钟异常，则复位芯片板上的时钟芯片，复位串行器/解串器。
在一个示例中，串行器/解串器的数据链路的错误信息包括数据链路出现的错报信息。和/或，串行器/解串器的数据链路的错误信息包括数据链路的链路状态的掉线信息。
具体地，结合图1所示，SerDes出现问题后，处理器感知到数据链路出现错报或者数据链路的链路状态直接从link状态转变为down状态，则确定出数据链路的错误信息。因此，能够通过数据链路的链路状态确定出串行器/解串器的数据链路问题，迅速确认出芯片验证过程SerDes出现问题。
在一个示例中，上述在接收到串行器/解串器的数据链路的错误信息时的步骤之后，还包括：对串行器/解串器的参考时钟的有无进行检测，当未检测到串行器/解串器的参考时钟时，确定检测到串行器/解串器的时钟异常。
在一个示例中，上述对串行器/解串器的参考时钟的有无进行检测，包括：按照第一设定频率对串行器/解串器的参考时钟进行抽样检测，在未检测到串行器/解串器的参考时钟的电平变化时，确定未检测到串行器/解串器的参考时钟。
具体地，时钟检测模块对SerDes的参考时钟进行检测，主要包括两部分的检测。第一部分是对参考时钟的有无进行检测，主要检测SerDes的参考时钟是否丢失。具体地，时钟检测模块使用单独100M的时钟，对SerDes的参考时钟的有无进行检测。使用100M的时钟对Serdes的参考时钟进行抽样检测，100ms内，抽检到有电平变化，则确定SerDes的时钟存在。因此，能够通过串行器/解串器的参考时钟的电平变化准确识别出串行器/解串器的时钟异常。
在一个示例中，上述对串行器/解串器的参考时钟的频率进行定性检测的步骤之后，还包括：对串行器/解串器的参考时钟的频率进行定性检测时，对串行器/解串器的参考时钟进行分频，采用第二设定频率对分频后得到的时钟信号进行采样，基于采样得到的时钟信号进行统计，基于统计结果确定参考时钟的频率。
在一个示例中，采用第二设定频率对分频后得到的时钟信号进行采样，基于采样得到的时钟信号进行统计，基于统计结果确定参考时钟的频率，包括：采用第二设定频率对分频后得到的时钟信号进行高电平采样，统计得到高电平的数量，基于高电平的数量确定第二设定频率与参考时钟的关系，根据第二设定频率与参考时钟的关系确定参考时钟的频率。
该示例中，时钟检测模块的第二部分是对SerDes参考时钟的频率进行定性检测。SerDes的参考时钟的频率偏大，是造成SerDes工作异常的原因。
具体地，对SerDes的参考时钟进行定性频率测试时，首先对参考时钟进行分频，将参考时钟频率降频100倍，然后使用100M时钟对降频后的时钟进行采样，以对降频后时钟的高电平采样点进行计数，以此推算出降频后的时钟和100M时钟的关系，根据这个关系定性计算出降频后的时钟频率，然后乘100，得出SerDes的参考时钟的频率。因此，能够通过串行器/解串器的参考时钟的频率偏大问题准确识别出串行器/解串器的时钟异常。
在一个实施例中，上述复位串行器/解串器之后，还包括：通过检测串行器/解串器的TX复位信号和/或RX复位信号，判断串行器/解串器是否复位成功。
具体地，通过修改Aurora底层文件对其IP（芯片）进行改造，将SerDes内部的TX复位信号、RX复位信号、CDR失锁信号引出到顶层，利用这些信号能够对SerDes的复位情况进行判断，从而确定Aurora是否重启成功。
S204, 若接收到串行器/解串器内部产生的告警信息，则基于告警信息对串行器/解串器进行处理。
在一个实施例中，串行器/解串器内部FIFO溢出时，产生告警信息。
在一个实施例中，串行器/解串器产生CDR失锁时，产生告警信息。
在一个实施例中，上述接收到串行器/解串器内部产生的告警信息的步骤之前，还包括：通过串行器/解串器输出的TX复位信号和/或RX复位信号确定出串行器/解串器内部的复位问题的告警信息。
本实施例中，告警模块通过串行器/解串器输出的TX复位信号和/或RX复位信号确定出串行器/解串器内部的复位问题的告警信息。
具体地，告警模块主要对SerDes内部产生的告警信息进行处理并上报。SerDes工作异常的另一个原因是内部FIFO溢出或是CDR失锁。当这种问题出现时，SerDes内部会产生相应的告警信息。告警模块会对SerDes传来的告警信息进行处理。
具体地，处理器读取告警模块上报的串行器/解串器内部产生的告警信息，如果发现CDR（时钟和数据恢复）失锁，则对CDR进行复位处理；如果发现FIFO溢出，则对Serdes进行复位。此外，记录SerDes故障到错误日志。因此，能够在芯片验证过程，SerDes内部FIFO溢出或是CDR失锁时，快速定位出问题，并解决问题，从而保证芯片验证的顺利进行。
在一个实施例中，上述若接收到串行器/解串器内部产生的告警信息，则基于告警信息对串行器/解串器进行处理，包括：若接收到串行器/解串器内部产生的告警信息，则对告警信息进行误告警筛查，确认告警信息为非误告警时，基于告警信息对串行器/解串器进行处理。
在其中一个实施例中，基于告警信息对串行器/解串器进行处理，包括：将告警信息与时钟域同步，得到同步后的告警信息；基于同步后的告警信息对串行器/解串器进行处理。
该实施例中，告警模块读取到串行器/解串器内部产生的告警信息时，对告警信息进行误告警筛查，确认告警信息为非误告警时，将告警信息上报到处理器。在一个示例中，告警模块将告警信息与时钟域同步后上报到处理器。
具体地，首先对上报的告警信息进行误检筛查，如果是误告警则不上报；然后对告警信息进行时钟域同步，上报hreg模块。处理器读取hreg模块中的告警信息。因此，能够通过误检筛查准确识别出串行器/解串器内部产生的告警信息。
S206, 若未检测到串行器/解串器的时钟异常且未接收到串行器/解串器内部产生的告警信息，则在数据链路中打标识码，标识码用于标识出数据链路出现错误。
本实施例中，处理器既没有接收到时钟检测模块上报的参考时钟的报错信息，也没有接收到告警模块上报的串行器/解串器内部产生的告警信息时，处理器将数据链路从正常的数据处理切换到自发包模块，通过自发包模块在数据链路中打上标识码，以使得后续处理器能够通过数据链路中的标识码识别数据链路出现问题。
在一种示例中，标识码为伪随机二进制序列码，上述在数据链路中打标识码的步骤之后，还包括：对数据链路进行伪随机二进制序列检测，若未检测到伪随机二进制序列码，则打印物理链路错误告警。
具体地，配置自发包模块发送PRBS码（Pseudo Random Binary Sequence，伪随机二进制序列码），专门测试SerDes的数据链路。自发包模块在数据链路上打PRBS码，如果PRBS检测错误，则处理器打印物理链路错误告警，以告知需要维护人员手动查验硬件是否出现物理故障。因此，能够在处理器未自动识别出SerDes的数据链路的问题时，通过伪随机二进制序列检测的方式提示人工进行处理，从而能够及时提醒人工进行SerDes的数据链路的问题的处理，保证芯片验证的顺利进行。
在一个实施例中，上述在接收到串行器/解串器的数据链路的错误信息时的步骤之后，还包括：基于配置信息产生数据链路的报文，并发送数据链路的报文；通过对端芯片将发送出的数据链路的报文进行回收，并检测回收的数据链路的报文与发送出的数据链路的报文是否相同，若不相同，则确定数据链路出现错误，生成数据链路的错误信息。
在其中一个实施例中，上述基于配置信息产生数据链路的报文的步骤之前，还包括：基于配置信息确定产生数据链路的报文的数量，以及各报文的报文长度。
该实施例中，FPGA芯片还包括对端芯片，自发包模块还用于基于配置产生数据链路的报文。其中，自发包模块通过对端芯片将发送出的数据链路的报文进行回收，并检测回收的数据链路的报文与发送出的数据链路的报文是否相同，若不相同，则确定数据链路出现错误，将数据链路的错误信息上报到处理器。在一个示例中，自发包模块还基于处理器配置确定产生数据链路的报文的数量，以及各报文的报文长度。
具体地，自发包模块根据CPU（处理器）下发的配置产生所需要的报文。如，通过CPU配置产生报文的数量以及报文长度。同时，自发包模块还可以配合对端芯片环回，将报文发出再回收，通过对比发出去的报文和接收到的报文是否一致，来判断数据链路是否出现错误。因此，能够自动化识别SerDes的数据链路的问题。
本申请的一种芯片验证的方法，基于chip2chip IP和Auroa IP，通过修改SerDes底层文件及设计可靠性机制，巩固两片芯片之间通信链路，保证双芯片互联原型验证平台的测试稳定性。
应该理解的是，虽然图2的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，本申请还提供一种现场可编程逻辑门阵列芯片。如图3所示，一种现场可编程逻辑门阵列芯片包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行计算机程序时实现以下步骤：在接收到串行器/解串器的数据链路的错误信息时，若检测到串行器/解串器的时钟异常，则复位芯片板上的时钟芯片，复位串行器/解串器；若接收到串行器/解串器内部产生的告警信息，则基于告警信息对串行器/解串器进行处理；若未检测到串行器/解串器的时钟异常且未接收到串行器/解串器内部产生的告警信息，则在数据链路中打标识码，标识码用于标识出数据链路出现错误。
在其中一个实施例中，处理器执行计算机程序时还实现以下步骤：对串行器/解串器的参考时钟的有无进行检测，当未检测到串行器/解串器的参考时钟时，确定检测到串行器/解串器的时钟异常。
在其中一个实施例中，处理器执行计算机程序实现上述的对串行器/解串器的参考时钟的有无进行检测的步骤时，具体实现以下步骤：按照第一设定频率对串行器/解串器的参考时钟进行抽样检测，在未检测到串行器/解串器的参考时钟的电平变化时，确定未检测到串行器/解串器的参考时钟。
在其中一个实施例中，处理器执行计算机程序时还实现以下步骤：对串行器/解串器的参考时钟的频率进行定性检测，当检测到串行器/解串器的参考时钟的频率偏大时，确定检测到串行器/解串器的时钟异常。
在其中一个实施例中，处理器执行计算机程序时还实现以下步骤：对串行器/解串器的参考时钟的频率进行定性检测时，对串行器/解串器的参考时钟进行分频，采用第二设定频率对分频后得到的时钟信号进行采样，基于采样得到的时钟信号进行统计，基于统计结果确定参考时钟的频率。
在其中一个实施例中，处理器执行计算机程序实现上述的采用第二设定频率对分频后得到的时钟信号进行采样，基于采样得到的时钟信号进行统计，基于统计结果确定参考时钟的频率的步骤时，具体实现以下步骤：采用第二设定频率对分频后得到的时钟信号进行高电平采样，统计得到高电平的数量，基于高电平的数量确定第二设定频率与参考时钟的关系，根据第二设定频率与参考时钟的关系确定参考时钟的频率。
在其中一个实施例中，串行器/解串器内部FIFO溢出时，产生告警信息。
在其中一个实施例中，串行器/解串器产生CDR失锁时，产生告警信息。
在其中一个实施例中，处理器执行计算机程序时还实现以下步骤：通过串行器/解串器输出的TX复位信号和/或RX复位信号确定出串行器/解串器内部的复位问题的告警信息。
在其中一个实施例中，处理器执行计算机程序时还实现以下步骤：通过检测串行器/解串器的TX复位信号和/或RX复位信号，判断串行器/解串器是否复位成功。
在其中一个实施例中，处理器执行计算机程序实现上述的若接收到串行器/解串器内部产生的告警信息，则基于告警信息对串行器/解串器进行处理的步骤时，具体实现以下步骤：若接收到串行器/解串器内部产生的告警信息，则对告警信息进行误告警筛查，确认告警信息为非误告警时，基于告警信息对串行器/解串器进行处理。
在其中一个实施例中，处理器执行计算机程序实现上述的基于告警信息对串行器/解串器进行处理的步骤时，具体实现以下步骤：将告警信息与时钟域同步，得到同步后的告警信息；基于同步后的告警信息对串行器/解串器进行处理。
在其中一个实施例中，标识码为伪随机二进制序列码，处理器执行计算机程序时还实现以下步骤：对数据链路进行伪随机二进制序列检测，若未检测到伪随机二进制序列码，则打印物理链路错误告警。
在其中一个实施例中，处理器执行计算机程序时还实现以下步骤：基于配置信息产生数据链路的报文，并发送数据链路的报文；通过对端芯片将发送出的数据链路的报文进行回收，并检测回收的数据链路的报文与发送出的数据链路的报文是否相同，若不相同，则确定数据链路出现错误，生成数据链路的错误信息。
在其中一个实施例中，处理器执行计算机程序时还实现以下步骤：基于配置信息确定产生数据链路的报文的数量，以及各报文的报文长度。
在其中一个实施例中，串行器/解串器的数据链路的错误信息包括数据链路出现的错报信息。
在其中一个实施例中，串行器/解串器的数据链路的错误信息包括数据链路的链路状态的掉线信息。
在一个实施例中，本申请还提供一种装置。一种装置包括多个串行的上述实施例所述的现场可编程逻辑门阵列芯片。
在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现以下步骤：在接收到串行器/解串器的数据链路的错误信息时，若检测到串行器/解串器的时钟异常，则复位芯片板上的时钟芯片，复位串行器/解串器；若接收到串行器/解串器内部产生的告警信息，则基于告警信息对串行器/解串器进行处理；若未检测到串行器/解串器的时钟异常且未接收到串行器/解串器内部产生的告警信息，则在数据链路中打标识码，标识码用于标识出数据链路出现错误。
在其中一个实施例中，计算机程序被处理器执行时还实现以下步骤：对串行器/解串器的参考时钟的有无进行检测，当未检测到串行器/解串器的参考时钟时，确定检测到串行器/解串器的时钟异常。
在其中一个实施例中，计算机程序被处理器执行实现上述的对串行器/解串器的参考时钟的有无进行检测的步骤时，具体实现以下步骤：按照第一设定频率对串行器/解串器的参考时钟进行抽样检测，在未检测到串行器/解串器的参考时钟的电平变化时，确定未检测到串行器/解串器的参考时钟。
在其中一个实施例中，计算机程序被处理器执行时还实现以下步骤：对串行器/解串器的参考时钟的频率进行定性检测，当检测到串行器/解串器的参考时钟的频率偏大时，确定检测到串行器/解串器的时钟异常。
在其中一个实施例中，计算机程序被处理器执行时还实现以下步骤：对串行器/解串器的参考时钟的频率进行定性检测时，对串行器/解串器的参考时钟进行分频，采用第二设定频率对分频后得到的时钟信号进行采样，基于采样得到的时钟信号进行统计，基于统计结果确定参考时钟的频率。
在其中一个实施例中，计算机程序被处理器执行实现上述的采用第二设定频率对分频后得到的时钟信号进行采样，基于采样得到的时钟信号进行统计，基于统计结果确定参考时钟的频率的步骤时，具体实现以下步骤：采用第二设定频率对分频后得到的时钟信号进行高电平采样，统计得到高电平的数量，基于高电平的数量确定第二设定频率与参考时钟的关系，根据第二设定频率与参考时钟的关系确定参考时钟的频率。
在其中一个实施例中，串行器/解串器内部FIFO溢出时，产生告警信息。
在其中一个实施例中，串行器/解串器产生CDR失锁时，产生告警信息。
在其中一个实施例中，计算机程序被处理器执行时还实现以下步骤：通过串行器/解串器输出的TX复位信号和/或RX复位信号确定出串行器/解串器内部的复位问题的告警信息。
在其中一个实施例中，计算机程序被处理器执行时还实现以下步骤：通过检测串行器/解串器的TX复位信号和/或RX复位信号，判断串行器/解串器是否复位成功。
在其中一个实施例中，计算机程序被处理器执行实现上述的若接收到串行器/解串器内部产生的告警信息，则基于告警信息对串行器/解串器进行处理的步骤时，具体实现以下步骤：若接收到串行器/解串器内部产生的告警信息，则对告警信息进行误告警筛查，确认告警信息为非误告警时，基于告警信息对串行器/解串器进行处理。
在其中一个实施例中，计算机程序被处理器执行实现上述的基于告警信息对串行器/解串器进行处理的步骤时，具体实现以下步骤：将告警信息与时钟域同步，得到同步后的告警信息；基于同步后的告警信息对串行器/解串器进行处理。
在其中一个实施例中，标识码为伪随机二进制序列码，计算机程序被处理器执行时还实现以下步骤：对数据链路进行伪随机二进制序列检测，若未检测到伪随机二进制序列码，则打印物理链路错误告警。
在其中一个实施例中，计算机程序被处理器执行时还实现以下步骤：基于配置信息产生数据链路的报文，并发送数据链路的报文；通过对端芯片将发送出的数据链路的报文进行回收，并检测回收的数据链路的报文与发送出的数据链路的报文是否相同，若不相同，则确定数据链路出现错误，生成数据链路的错误信息。
在其中一个实施例中，计算机程序被处理器执行时还实现以下步骤：基于配置信息确定产生数据链路的报文的数量，以及各报文的报文长度。
在其中一个实施例中，串行器/解串器的数据链路的错误信息包括数据链路出现的错报信息。
在其中一个实施例中，串行器/解串器的数据链路的错误信息包括数据链路的链路状态的掉线信息。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）或闪存。易失性存储器可包括随机存取存储器（RAM）或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、双数据率SDRAM（DDRSDRAM）、增强型SDRAM（ESDRAM）、同步链路（Synchlink） DRAM（SLDRAM）、存储器总线（Rambus）直接RAM（RDRAM）、直接存储器总线动态RAM（DRDRAM）、以及存储器总线动态RAM（RDRAM）等。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。
Claims (17)
1.一种芯片验证方法，其特征在于，所述方法包括：
在接收到串行器/解串器的数据链路的错误信息时，若检测到所述串行器/解串器的时钟异常，则复位芯片板上的时钟芯片，复位所述串行器/解串器；
若接收到所述串行器/解串器内部产生的告警信息，则基于所述告警信息对所述串行器/解串器进行处理；
若未检测到所述串行器/解串器的时钟异常且未接收到所述串行器/解串器内部产生的告警信息，则在所述数据链路中打标识码，所述标识码用于标识出所述数据链路出现错误；
其中，所述接收到串行器/解串器内部产生的告警信息的步骤之前，还包括：通过串行器/解串器输出的TX复位信号和/或RX复位信号确定出串行器/解串器内部的复位问题的告警信息；
所述复位串行器/解串器之后，还包括：通过检测串行器/解串器的TX复位信号和/或RX复位信号，判断串行器/解串器是否复位成功；
所述标识码为伪随机二进制序列码，所述在所述数据链路中打标识码之后，还包括：对所述数据链路进行伪随机二进制序列检测，若未检测到所述伪随机二进制序列码，则打印物理链路错误告警。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
对所述串行器/解串器的参考时钟的有无进行检测，当未检测到所述串行器/解串器的参考时钟时，确定检测到所述串行器/解串器的时钟异常。
3.根据权利要求2所述的方法，其特征在于，所述对所述串行器/解串器的参考时钟的有无进行检测，包括：
按照第一设定频率对所述串行器/解串器的参考时钟进行抽样检测，在未检测到所述串行器/解串器的参考时钟的电平变化时，确定未检测到所述串行器/解串器的参考时钟。
4.根据权利要求1-3中任一项所述的方法，其特征在于，所述方法还包括：
对所述串行器/解串器的参考时钟的频率进行定性检测，当检测到所述串行器/解串器的参考时钟的频率偏大时，确定检测到所述串行器/解串器的时钟异常。
5.根据权利要求4所述的方法，其特征在于，所述方法还包括：
对所述串行器/解串器的参考时钟的频率进行定性检测时，对所述串行器/解串器的参考时钟进行分频，采用第二设定频率对分频后得到的时钟信号进行采样，基于采样得到的时钟信号进行统计，基于统计结果确定所述参考时钟的频率。
6.根据权利要求5所述的方法，其特征在于，所述采用第二设定频率对分频后得到的时钟信号进行采样，基于采样得到的时钟信号进行统计，基于统计结果确定所述参考时钟的频率，包括：
采用第二设定频率对分频后得到的时钟信号进行高电平采样，统计得到高电平的数量，基于所述高电平的数量确定所述第二设定频率与所述参考时钟的关系，根据所述第二设定频率与所述参考时钟的关系确定所述参考时钟的频率。
7.根据权利要求1所述的方法，其特征在于，所述串行器/解串器内部FIFO溢出时，产生所述告警信息。
8.根据权利要求1所述的方法，其特征在于，所述串行器/解串器产生CDR失锁时，产生所述告警信息。
9.根据权利要求1所述的方法，其特征在于，所述若接收到所述串行器/解串器内部产生的告警信息，则基于所述告警信息对所述串行器/解串器进行处理，包括：
若接收到所述串行器/解串器内部产生的告警信息，则对所述告警信息进行误告警筛查，确认所述告警信息为非误告警时，基于所述告警信息对所述串行器/解串器进行处理。
10.根据权利要求9所述的方法，其特征在于，所述基于所述告警信息对所述串行器/解串器进行处理，包括：
将所述告警信息与时钟域同步，得到同步后的告警信息；
基于所述同步后的告警信息对所述串行器/解串器进行处理。
11.根据权利要求1所述的方法，其特征在于，所述方法还包括：
基于配置信息产生所述数据链路的报文，并发送所述数据链路的报文；
通过对端芯片将发送出的数据链路的报文进行回收，并检测回收的所述数据链路的报文与发送出的所述数据链路的报文是否相同，若不相同，则确定所述数据链路出现错误，生成所述数据链路的错误信息。
12.根据权利要求11所述的方法，其特征在于，所述方法还包括：
基于所述配置信息确定产生的所述数据链路的报文的数量，以及各报文的报文长度。
13.根据权利要求1所述的方法，所述串行器/解串器的数据链路的错误信息包括所述数据链路出现的错报信息。
14.根据权利要求1所述的方法，所述串行器/解串器的数据链路的错误信息包括所述数据链路的链路状态的掉线信息。
15.一种现场可编程逻辑门阵列芯片，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1至14中任一项所述方法的步骤。
16.一种芯片验证装置，其特征在于，所述芯片验证装置包括多个串行的如权利要求15所述的现场可编程逻辑门阵列芯片。
17.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至14中任一项所述的方法的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310764636.2A CN116501564B (zh) | 2023-06-27 | 2023-06-27 | 一种芯片验证方法、现场可编程逻辑门阵列芯片以及装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310764636.2A CN116501564B (zh) | 2023-06-27 | 2023-06-27 | 一种芯片验证方法、现场可编程逻辑门阵列芯片以及装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116501564A CN116501564A (zh) | 2023-07-28 |
| CN116501564B true CN116501564B (zh) | 2023-11-03 |
Family
ID=87320597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310764636.2A Active CN116501564B (zh) | 2023-06-27 | 2023-06-27 | 一种芯片验证方法、现场可编程逻辑门阵列芯片以及装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116501564B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117009128B (zh) * | 2023-09-14 | 2023-12-22 | 飞腾信息技术有限公司 | 一种错误上报方法及计算机系统 |
| CN118075312A (zh) * | 2024-04-18 | 2024-05-24 | 南京仁芯科技有限公司 | 车载SerDes芯片、包括其的车载数据传输系统及车辆 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104967504A (zh) * | 2015-07-08 | 2015-10-07 | 北京麓柏科技有限公司 | 链路数据保护的方法和装置 |
| CN115567368A (zh) * | 2022-09-22 | 2023-01-03 | 山东云海国创云计算装备产业创新中心有限公司 | 一种SerDes问题检测方法、装置以及介质 |
| CN116319153A (zh) * | 2023-03-16 | 2023-06-23 | 井芯微电子技术(天津)有限公司 | SerDes参数调节系统和方法 |
-
2023
- 2023-06-27 CN CN202310764636.2A patent/CN116501564B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104967504A (zh) * | 2015-07-08 | 2015-10-07 | 北京麓柏科技有限公司 | 链路数据保护的方法和装置 |
| CN115567368A (zh) * | 2022-09-22 | 2023-01-03 | 山东云海国创云计算装备产业创新中心有限公司 | 一种SerDes问题检测方法、装置以及介质 |
| CN116319153A (zh) * | 2023-03-16 | 2023-06-23 | 井芯微电子技术(天津)有限公司 | SerDes参数调节系统和方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116501564A (zh) | 2023-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN116501564B (zh) | 一种芯片验证方法、现场可编程逻辑门阵列芯片以及装置 | |
| CN108600047B (zh) | 串行传输芯片及serdes电路测试方法 | |
| US7924737B2 (en) | Signal degrade detecting method, signal restoration detecting method, devices for those methods, and traffic transmission system | |
| US11444891B2 (en) | Electronic control unit, abnormality determination program, and abnormality determination method | |
| KR102438292B1 (ko) | 안전 통신 장치, 안전 통신 시스템, 안전 통신 방법, 및, 기록 매체에 저장된 안전 통신 프로그램 | |
| CN111309584B (zh) | 数据处理方法、装置、电子设备及存储介质 | |
| US20220284704A1 (en) | Anomaly detection method and system for image signal processor | |
| CN115567368A (zh) | 一种SerDes问题检测方法、装置以及介质 | |
| CN101106441B (zh) | 减少业务中断时间的方法和装置 | |
| CN115562918A (zh) | 计算机系统故障的测试方法、装置、电子设备及可读介质 | |
| CN110572292B (zh) | 基于单向传输链路的高可用系统及方法 | |
| CN114415970A (zh) | 分布式存储系统的磁盘故障处理方法、装置及服务器 | |
| US7165195B2 (en) | Method, system, and apparatus for bit error capture and analysis for serial interfaces | |
| CN109962828B (zh) | 一种安全通信的装置和方法 | |
| US20240169814A1 (en) | Fire detection apparatus using multiple sensors and operating method thereof | |
| CN112203280B (zh) | 一种面向边缘网关的数据可信传输机制 | |
| CN112463521B (zh) | 一种提升串行高速总线设备可靠性的容错方法、装置 | |
| CN105790873A (zh) | 保持时钟的时钟设备及方法 | |
| JP2007026233A (ja) | データ正常性確認システム及びその方法並びにそれを用いたデータ転送装置、プログラム | |
| CN111277551A (zh) | 一种应用服务器as系统内部检测方法、装置、设备及介质 | |
| CN117135075A (zh) | 网络设备的测试方法、装置、计算机设备及存储介质 | |
| JP3795483B2 (ja) | メッセージ抽出装置及びメッセージ抽出方法 | |
| CN116707722A (zh) | 接口检验方法、装置、电子设备和存储介质 | |
| CN116016248A (zh) | 一种以太网物理层接口内环检测方法 | |
| CN117478562A (zh) | 一种ipc链路转发性能监测方法及装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |