CN116484959A - 量子电路处理方法、装置、设备以及存储介质 - Google Patents

量子电路处理方法、装置、设备以及存储介质 Download PDF

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CN116484959A CN202310216282.8A CN202310216282A CN116484959A CN 116484959 A CN116484959 A CN 116484959A CN 202310216282 A CN202310216282 A CN 202310216282A CN 116484959 A CN116484959 A CN 116484959A
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Abstract

本公开提供了一种量子电路处理方法、装置、设备以及存储介质，涉及量子计算领域。具体实现方案为：调整待优化解耦电路和待优化学习电路的电路参数，得到目标解耦电路和目标学习电路；目标解耦电路和目标学习电路用于构建制备电路，制备电路用于从目标输入态制备出目标量子态，目标解耦电路作用于目标量子态得到第一输出态，目标学习电路作用于目标输入态得到第二输出态，其中：第一输出态表示目标量子态中的多个子系统的直积态；第一输出态和第二输出态之间的差距信息小于目标差距；每个子系统由目标学习电路中的学习单元进行学习。本公开将解耦与学习相结合，构造出的制备电路能够制备任意量子态，具有一定的实用性和可扩展性。

Description

量子电路处理方法、装置、设备以及存储介质
技术领域
本公开涉及量子计算领域，尤其涉及量子电路处理方法、装置、设备以及存储介质。
背景技术
近些年来，量子计算因其特殊的基于量子力学的计算原理和潜在的加速能力，成为了有望突破经典计算设备能力瓶颈的一种全新计算范式。随着材料科学、硬件制造以及纠错和编译等学科的飞速发展，大规模、通用、容错量子计算逐步成为可能。目前，对于含噪的中等规模量子设备(Noisy Intermediate-Scale Quantum，NISQ)的研究，衍生出了许多基于参数化量子电路(Parameterized Quantum Circuit，PQC)的理论和应用。人们将量子计算与经典计算设备中的机器学习相结合，又提出了量子机器学习(Quantum MachineLearning，QML)这一概念。其中，对于任意量子态的制备在QML以及量子算法中至关重要。
发明内容
本公开提供了一种量子电路处理方法、装置、设备以及存储介质。
根据本公开的一方面，提供了一种量子电路处理方法，应用于量子计算设备，包括：
调整待优化解耦电路的电路参数和待优化学习电路的电路参数，得到待优化解耦电路对应的目标解耦电路，并得到待优化学习电路对应的目标学习电路；
其中，目标解耦电路的电路参数和目标学习电路的电路参数用于构建制备电路的表达式，制备电路用于从目标输入态制备出目标量子态，目标解耦电路作用于目标量子态得到第一输出态，目标学习电路作用于目标输入态得到第二输出态，第一输出态和第二输出态满足：第一输出态能够表示目标量子态中的多个子系统的直积态；第一输出态和第二输出态之间的差距信息小于目标差距；
多个子系统中的每个子系统由目标学习电路中的学习单元进行学习。
根据本公开的另一方面，提供了一种量子电路处理方法，应用于经典计算设备，包括：
确定待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数；待优化解耦电路的更新后的电路参数用于调整待优化解耦电路的电路参数，得到待优化解耦电路对应的目标解耦电路；待优化学习电路的更新后的电路参数用于调整待优化学习电路的电路参数，得到待优化学习电路对应的目标学习电路；
在得到目标学习电路和目标解耦电路的情况下，基于目标学习电路的电路参数和目标解耦电路的电路参数，确定用于制备目标量子态的制备电路的表达式。
根据本公开的另一方面，提供了一种量子电路处理装置，应用于量子计算设备，包括：
调整模块，用于调整待优化解耦电路的电路参数和待优化学习电路的电路参数，得到待优化解耦电路对应的目标解耦电路，并得到待优化学习电路对应的目标学习电路；
其中，目标解耦电路的电路参数和目标学习电路的电路参数用于构建制备电路的表达式，制备电路用于从目标输入态制备出目标量子态，目标解耦电路作用于目标量子态得到第一输出态，目标学习电路作用于目标输入态得到第二输出态，第一输出态和第二输出态满足：第一输出态能够表示目标量子态中的多个子系统的直积态；第一输出态和第二输出态之间的差距信息小于目标差距；
多个子系统中的每个子系统由目标学习电路中的学习单元进行学习。
根据本公开的另一方面，提供了一种量子电路处理装置，应用于经典计算设备，包括：
确定模块，用于确定待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数；待优化解耦电路的更新后的电路参数用于调整待优化解耦电路的电路参数，得到待优化解耦电路对应的目标解耦电路；待优化学习电路的更新后的电路参数用于调整待优化学习电路的电路参数，得到待优化学习电路对应的目标学习电路；
制备模块，用于在得到目标学习电路和目标解耦电路的情况下，基于目标学习电路的电路参数和目标解耦电路的电路参数，确定用于制备目标量子态的制备电路的表达式。
根据本公开的另一方面，提供了一种电子设备，包括：
至少一个处理器；以及
与该至少一个处理器通信连接的存储器；其中，
该存储器存储有可被该至少一个处理器执行的指令，该指令被该至少一个处理器执行，以使该至少一个处理器能够执行本公开实施例中应用于经典计算设备中的任一的方法。
根据本公开的另一方面，提供了一种量子计算设备，包括：
至少一个量子处理单元(quantum processing unit，QPU)；
存储器，耦合到至少一个QPU并用于存储可执行指令，
指令被至少一个量子处理单元执行，以使至少一个量子处理单元能够执行本公开实施例中应用于量子计算设备中的任一方法。
根据本公开的另一方面，提供了一种存储有计算机指令的非瞬时计算机可读存储介质，其中，该计算机指令用于使该计算机执行根据本公开实施例中任一的方法。
根据本公开的另一方面，提供了一种计算机程序产品，包括计算机程序，该计算机程序在被处理器执行时实现根据本公开实施例中任一的方法。
本公开实施例中，通过解耦电路将目标量子态解耦为多个子系统，从解耦与学习结合的角度出发提供一种量子态制备方案。
应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。
附图说明
附图用于更好地理解本方案，不构成对本公开的限定。其中：
图1是根据本公开一实施例中一种量子电路处理方法的流程示意图；
图2是根据本公开一实施例中量子电路处理方法中目标解耦电路和目标学习电路的结构示意图；
图3是根据本公开一实施例的中多个子系统的示意图；
图4(a)是根据本公开一实施例的目标解耦电路的示意图；
图4(b)是根据本公开另一实施例的目标解耦电路的示意图；
图5(a)是根据本公开另一实施例的目标解耦电路的示意图；
图5(b)是根据本公开另一实施例的目标解耦电路的示意图；
图6(a)是根据本公开另一实施例的处理单元的示意图；
图6(b)是根据本公开另一实施例的处理单元的示意图；
图6(c)是根据本公开另一实施例的整体电路的示意图；
图7是根据本公开一实施例中一种量子电路处理方法的流程示意图；
图8是根据本公开一实施例中一种量子态的制备系统的流程示意图；
图9是根据本公开另一实施例中一种量子电路处理方法的整体流程示意图；
图10是根据本公开另一实施例中一种量子电路处理方法的示意图；
图11是相关技术中分治电路的一种结构示意图；
图12是相关技术中参数化电路的一种结构示意图；
图13是根据本公开一实施例中一种量子电路处理装置的结构示意图；
图14是根据本公开另一实施例中一种量子电路处理装置的结构示意图；
图15是用来实现本公开实施例的量子电路处理方法的电子设备的框图。
具体实施方式
以下结合附图对本公开的示范性实施例做出说明，其中包括本公开实施例的各种细节以助于理解，应当将它们认为仅仅是示范性的。因此，本领域普通技术人员应当认识到，可以对这里描述的实施例做出各种改变和修改，而不会背离本公开的范围。同样，为了清楚和简明，以下的描述中省略了对公知功能和结构的描述。
鉴于制备量子态在QML以及量子算法中至关重要，本公开提供了一种解耦和学习相结合的方法制备任意量子态。该方法中将需要制备的目标量子态解耦为多个子系统的直积态。多个子系统的直积态可以表征目标量子态中的多个子系统为相互独立的状态。由学习电路来学习制备该多个子系统，以便于制备出目标量子态。如图1所示，为本公开实施例提出的一种量子电路处理方法，该方法应用于量子计算设备，如图1所示：
S101，调整待优化解耦电路的电路参数和待优化学习电路的电路参数，得到待优化解耦电路对应的目标解耦电路，并得到待优化学习电路对应的目标学习电路。
其中，目标解耦电路的电路参数和目标学习电路的电路参数用于构建制备电路的表达式，该制备电路用于从目标输入态制备出目标量子态，目标解耦电路作用于目标量子态得到第一输出态，目标学习电路作用于目标输入态得到第二输出态，其中：第一输出态能够表示目标量子态中的多个子系统的直积态；第一输出态和第二输出态之间的差距信息小于目标差距。也即，第二输出态尽可能接近第一输出态。
多个子系统中的每个子系统由目标学习电路中的学习单元进行学习。
可以基于子系统的个数确定学习单元的个数，每个学习单元都与一个子系统呈一一对应的关系。第一输出态中包括每个子系统的部分，每个学习单元学习对应子系统在第一输出态中的信息。由此，整个学习电路作用于目标输入态，输出的是近似第一输出态的第二输出态。
如图2所示，目标解耦电路将目标量子态解耦为2个子系统的直积态，分别为子系统A和子系统B。目标学习电路中的学习单元也为2个，如图2所示，学习单元1学习子系统A，学习单元2学习子系统B。
可以理解为目标输入态中包括每个子系统的目标子输入态，学习单元分别处理对应子系统的目标输入态得到该子系统的输出态，各子系统的输出态组成近似第一输出态的第二输出态。第二输出态经过目标解耦电路的逆运算即可得到目标量子态，由此实现目标量子态的制备。
本公开实施例中，从解耦与学习结合的角度出发提供了一种新的量子态制备方案。本公开实施例中，通过目标解耦电路将目标量子态解耦为多个子系统，使得目标学习电路中各个学习单元能够分别学习各个子系统。由于子系统的比特数小于目标量子态整体的比特数，因此学习单元处理的比特数较小，能够提高待优化学习电路的可训练性。也即，降低比特数能够尽可能缓解调整电路参数过程中，由于梯度指数下降带来的梯度消失问题，从而在一定程度上缓解贫瘠高原问题。此外，各学习单元分别学习相应的子系统，相比于学习整个目标量子态，学习单元的结构相对简单容易实现，学习单元的电路规模得以控制，从而可以在一定程度上降低电路规模的增加导致的噪声对学习效果的影响。综合以上两点，待优化学习电路易于实现，且能够更好的学习出逼近第一输出态的第二输出态，进而为制备出高精度的目标量子态奠定基础，因而本公开实施例的方案具有实用性。本公开实施例对目标量子态的规模没有限制，因此能够制备任意量子态，因而本公开实施例提供的方案具有可扩展性。
在本公开实施例中，可以基于二分裂的方式对目标量子态进行解耦得到多个子系统。可以实施为：将目标量子态的所有量子比特构成的系统迭代进行至少一次二分裂得到多个子系统，每次二分裂均将被二分裂的系统划分为量子比特不重叠的两个子系统，且两个子系统包括的量子比特的数量差值小于预设差值。也即，预设差值使得分裂出的两个子系统的量子比特数尽量接近。
以预设差值取1为例，在目标量子态的所有量子比特的总数为2N(N为正整数)的情况下，N为大于等于1的整数，每个子系统的量子比特数量可以为N，由此两个子系统的量子比特数差值小于1。举例来说，在目标量子态的所有量子比特的总数为8个的情况下，每个子系统的量子比特个数可以为4个。在目标量子态的所有量子比特的总数为2N+1的情况下，两个子系统的量子比特数量可以分别为N和N+1。举例来说，在目标量子态的所有量子比特的总数为7的情况下，其中一个子系统的量子比特数量可以为3个，另一个子系统的量子比特数量可以为4个。当然预设差值也可以为其他数值，可以基于实际需求确定，本公开实施例对此不进行限定。
在一些实施例中，二分裂的过程可以如图3所示。将目标量子态的所有量子比特构成的系统进行一次二分裂，获取到子系统A和子系统B。再对子系统A进行二分裂，获取到子系统A1和子系统A2。同时对子系统B进行二分裂，获取到子系统B1和子系统B2。需要说明的是，对于子系统迭代进行二分裂的次数可以基于实际情况确定。在追求目标解耦电路深度较小的情况下，可以使用多次解耦。
本公开实施例中，将目标量子态的所有量子比特构成的系统以迭代进行二分裂的方式，将其划分为多个子系统。由此可以使每次迭代所涉及的量子比特数有所减少，为待优化解耦电路的设计提供数据基础，也可以降低待优化学习电路的复杂度，使得待优化学习电路容易实现。
下面对一次解耦和多次解耦设置的目标解耦电路分别进行举例说明。
1)一次解耦的目标解耦电路
在一些实施例中，在多个子系统为两个子系统的情况下(即进行一次解耦得到两个子系统)，目标解耦电路包括至少一个处理单元，处理单元作用于输入的量子态得到多个子系统的直积态；在目标解耦电路包括多个处理单元的情况下，多个处理单元串联设置。
在一些实施例中，在目标量子态的所有量子比特构成的系统进行一次二分裂的情况下，如图4(a)所示，该目标解耦电路中包含一个处理单元1，该处理单元1作用于一次解耦得到的子系统A和子系统B。其中，处理单元能够将输入的两个子系统尽可能解耦成直积态，后文将对处理单元的具体结构进行详细说明，这里暂不赘述。
在一些实施例中，在使用一个处理单元不能够将目标量子态解耦为两个子系统的直积态的情况下，可以增设处理单元，将多个处理单元串联设置。如图4(b)所示，该目标解耦电路内包括多个串联设置的处理单元。以便于利用更多电路参数提高解耦能力，最终将目标量子态解耦成多个子系统的直积态。
在另一些实施例中，需要获取到精度更高的目标量子态的情况下，可以将多个处理单元串联设置，而不是在确定不能获取满足条件的第一输出态的情况下才串联多个处理单元。
实施时，在一个处理单元无法按照精度要求将目标量子态解耦为多个子系统的直积态的情况下，可根据需求串联设置多个处理单元。
本公开实施例中，在对目标量子态进行一次解耦的情况下，可串联设置处理单元以便于能够将任意目标量子态解耦成多个子系统的直积态，采用结构相同的多个处理单元能够简化目标解耦电路的复杂度，以便于提高目标解耦电路的实用性。
2)多次解耦获取的目标解耦电路
在一些实施例中，在目标量子态的所有量子比特构成的系统进行M次二分裂的情况下，目标解耦电路包括M种电路单元，第k种电路单元用于执行第k次二分裂；M大于等于2，k大于等于1；M种电路单元依据执行二分裂的顺序串联设置。
在一些实施例中，以将目标量子态的所有量子比特构成的系统进行2次二分裂为例，如图5(a)所示，该目标解耦电路中包括两种电路单元，即图5(a)中的电路单元1和电路单元2。其中，电路单元1用于将目标量子态解耦为两个子系统，电路单元2用于将电路单元1的每个子系统分别解耦为2个子系统，由此通过电路单元2得到目标量子态的4个子系统。
本公开实施例中，基于多次二分裂的方式构建出的目标解耦电路，逐步减少子系统的量子比特数，从而降低学习电路的复杂度。
在一些实施例中，与一次解耦可串联设置多个处理单元类似，针对第k种电路单元，第k种电路单元包括至少一个处理模组，在包括多个处理模组的情况下，各处理模组串联设置，其中：
第k种电路单元的处理模组中包括2k-1个处理单元，每个处理单元作用于对应的两个子系统；
针对任意两个相邻的第一电路单元和第二电路单元，第一电路单元设置在第二电路单元之前；
针对第一电路单元的最后一个处理模组中第i个处理单元，第i个处理单元连接第二电路单元的第一个处理模组中的两个处理单元，两个处理单元分别为第一处理单元和第二处理单元，第i个处理单元为最后一个处理模组中的任意一个处理单元，其中：
第i个处理单元作用于第i个处理单元对应的两个子系统，得到第三输出态；第i个处理单元对应的两个子系统包括第一子系统和第二子系统；
第一处理单元作用于第一子系统的两个子系统；
第二处理单元作用于第二子系统的两个子系统。
在每个电路单元分别包括一个处理模组的情况下，以进行两次解耦为例，如图5(a)所示，电路单元1中的处理单元1即为第一种处理模组，电路单元2中的处理单元1和处理单元2为第二种处理模组。
在任一电路单元包括多个处理模组的情况下，继续以两次解耦为例，如图5(b)所示，目标解耦电路中包括多个串联设置的电路单元1和电路单元2。第一种电路单元(即图5(b)中电路单元1)中包括串联设置的处理模组1和处理模组2。电路单元1中的任一层处理模组中均包括一个处理单元。第二种电路单元(即图5(b)中电路单元2)中包括串联设置的电路单元2中的处理模组1和处理模组2。
电路单元1的处理模组2中的处理单元2连接电路单元2的处理模组1中的两个处理单元，即电路单元2中的处理单元1和处理单元2。
如前文所阐述的，第k层电路单元中任一层处理模组中均包括2k-1个处理单元，每个处理单元作用于对应的两个子系统。以图5(b)中电路单元1中的处理模组2为例，该处理模组2中包括处理单元2，该处理单元2连接电路单元2中的处理模组1中的两个处理单元(即图5(b)中的电路单元2中的处理单元1和电路单元2中的处理单元2)。
电路单元1中的处理单元1对应的两个子系统为第一子系统(即图5(b)中(A)所示的子系统A)和第二子系统(即图5(b)中(B)所示的子系统B)。
需要说明的是，不同种电路单元内部的处理模组的数量可以相同也可以不同，可根据实际需求设置。
本公开实施例中，基于多次二分裂的方式构建出的目标解耦电路，逐步减少子系统的量子比特数，以便于能够将任意量子态解耦为多个子系统的直积态，从而降低学习电路的复杂度。
3)关于解耦电路中的处理单元
在一些实施例中，如前文所阐述的，无论进行一次解耦还是多次解耦，各处理单元对应的两个子系统包括第一子系统和第二子系统，该处理单元包括第一解耦电路，第二解耦电路以及第三解耦电路，其中：
第一解耦电路作用于第一子系统，得到第一子输出态；
第二解耦电路作用于第二子系统，得到第二子输出态；
第三解耦电路作用于第一子输出态中的后i个量子比特以及第二子输出态中的前j个量子比特；其中i和j均为大于等于1的正整数，且i小于第一子输出态的量子比特数，j小于第二子输出态的量子比特数。
实施时，i和j是为了给予不同子系统少量的纠缠，二者可以相等，例如可分别取值为1，也可以不相等。实施时i和j的取值可根据需求确定，能够给予由同一系统分裂出的不同子系统少量的纠缠即可。
本公开实施例中，第一解耦电路和第二解耦电路单独作用于各自的子系统，实现对单个子系统的变换，并通过第三解耦电路为两个子系统提供少量的纠缠，以便于能够更好的描述不同子系统之间的关联，准确的解耦出目标量子态的多个子系统的直积态。
在一些实施例中，第一子系统和第一子输出态分别包括N个量子比特；第二子系统和第二子输出态分别包括Q个量子比特；第一子系统和第二子系统的量子比特总数为P，P为N和Q的和值，N、Q为大于等于1的正整数。也即，第一解耦电路输入和输出的量子比特数相同，第二解耦电路输入和输出的量子比特数相同，二者处理目标量子态的总量子比特数。
基于该实施例提供的对第一解耦电路和第二解耦电路的量子比特数量，有助于采用简单的量子门来实现处理单元。例如第一解耦电路作用于第一子系统得到第一子输出态，且第一子系统和第一子输出态的量子比特数相同，则可以采用单量子门设计第一解耦电路。由此，该实施例限定的量子比特数量关系，能够为设计出简单通用的目标解耦电路提供数据支持。
实施时，为了得到简单且易于实现的目标解耦电路，第一解耦电路包括N个单量子比特门以及N个CNOT(受控非)门，N为第一子系统的量子比特数；第二解耦电路包括Q个单量子比特门以及Q个CNOT门，Q为第二子系统的量子比特数。其中N和Q的取值可以相同也可以不同，可以基于实际情况确定。
由此，该实施例中，目标解耦电路依赖简单的单比特量子门和CNOT门即可实现。而且，对于固定比特的目标量子态，解耦电路的复杂度与量子比特的数量相关，不需要增设额外的复杂量子门，也不需要复杂的多量子控制门。在实际应用中，本公开实施例提供的方案具有实用性。且本公开实施例提供的方案对量子比特数没有限制，因此本公开实施例提供的方案也具有可扩展性。
在一些实施例中，以i和j取1为例，针对前述任一处理单元的结构如图6(a)所示，在第一子系统和第二子系统的量子比特总数为8的情况下，第一子系统和第二子系统的量子比特数量分别为4。第一解耦电路作用于第一子系统的4个量子比特，得到第一子输出态，即第一子输出态也包括4个量子比特；第二解耦电路作用于第二子系统的4个量子比特，得到第二子输出态，即第二子输出态也包括4个量子比特。第三解耦电路作用于第一子输出态中的第4个量子比特(即i取值为1)以及第二子输出态中的第1个量子比特(即j取值为1)。
在另一种实施例中，以i取2，j取1为例，针对前述任一处理单元的结构如图6(b)所示，在第一子系统和第二子系统的量子比特总数为7的情况下，第一子系统的量子比特数量为4；第二子系统的量子比特数量为3。第一解耦电路作用于第一子系统的4个量子比特，得到第一子输出态，即第一子输出态也为4个量子比特；第二解耦电路作用于第二子系统的3个量子比特，得到第二子输出态，即第二子输出态也为3个量子比特。第三解耦电路作用于第一子输出态中的第3个和第4个量子比特(即i取值为2)以及第二子输出态中的第1个量子比特(即j取值为1)。
需说明的是，前述所有数值均为举例说明，前述所有数值均可以基于实际情况设定。
在一些实施例中，前述单量子比特门为U3旋转门，U3旋转门中包含有三个可调整的电路参数。预设单量子比特门为U3旋转门，U3旋转门中包含有三个可调参数，各可调参数分别对应于X轴、Y轴和Z轴。如此，通过U3旋转门的3个可调参数，能够实现复杂的变换。在此基础上，能尽可能采用少量的量子门，实现目标解耦电路，以降低目标解耦电路的规模。
在一些实施例中，第一解耦电路和第二解耦电路中的每个解耦电路：相邻两个量子比特之间作用一个CNOT门，第一个量子比特与最后一个量子比特之间作用一个CNOT门。
在一些实施例中，以第一解耦电路作用于4个量子比特为例，相邻两个量子比特之间作用一个CNOT门，此时CNOT门的个数为3个。在第一个量子比特与最后一个量子比特之间作用一个CNOT门，此时第一解耦电路中CNOT门的个数为4个。
本公开实施例中，基于该方式作用CNOT门，进一步为能够编译任意目标量子态提供了电路支持。
4)关于学习电路中的学习单元
学习单元中包括至少一个学习子单元，每个学习子单元用于将输入的量子态转换为学习单元需要学习的子系统；也即，每个学习子单元都尽可能的完成对相应子系统的学习。
在一个学习子单元无法得到满足要求的子系统的情况下，同一学习单元可设置多个学习子单元。如图6(c)所示，以两个学习子单元串联设置为例，学习单元1包括2个学习子单元分别为学习子单元1和学习子单元2，这两个学习子单元串联设置。
需要说明的是，不同子系统对应的学习单元内部串联设置的学习子单元的数量可以相同也可以不同，可以根据实际需求设置。
本公开实施例中，可重复利用结构相同的学习子单元逐步学习出相应的子系统的直积态。通过这种方式，能够针对任意量子态，学习到对应的直积态。
与解耦电路类似，针对每个学习单元，在该学习单元需要学习的子系统包括Z个量子比特的情况下，学习单元的每个学习子单元作用于Z个输入的量子比特，得到对应的子输出态，Z为正整数。由此，通过该量子比特数量的设置，为设计出所需的学习子单元提供数据支持，可便于设计出结构简单的学习子单元。
例如，每个学习子单元包括Z个单量子比特门和Z个CNOT门，其中，相邻两个量子比特之间作用一个CNOT门，第一个量子比特与最后一个量子比特之间作用一个CNOT门。由此，通过单量子门和CNOT门即可实现学习子单元，使得本公开采用简单的量子门即可实现学习电路。
5)训练解耦电路和学习电路
为了调整待优化解耦电路的电路参数和待优化学习电路的电路参数。本公开实施例中，量子计算设备发送第一输出态中部分子系统的纯度和第一输出态和第二输出态之间的差距信息给经典计算设备，纯度和差距信息用于调整待优化解耦电路的电路参数和待优化学习电路的电路参数。
实施时，可以先训练待优化解耦电路的电路参数，得到目标解耦电路的电路参数，然后在此基础上训练待优化学习电路的电路参数，得到目标学习电路的电路参数。此种情况下，可以先单独发送部分子系统的纯度给经典计算设备，对待优化解耦电路的电路参数进行迭代优化。然后单独发送第一输出态和第二输出态之间的差距信息给经典计算设备，以便于调整待优化学习电路的电路参数。
当然，在另一些实施例中，还可以同时调整待优化解耦电路的电路参数和待优化学习电路的电路参数。此种情况下，可同时发送纯度和差距信息给经典计算设备。
本公开实施例中，可以基于纯度与差距信息确定待优化解耦电路的电路参数和待优化学习电路的电路参数，可以为后续制备得到更高效更准确的目标量子态奠定基础。此外，发送部分子系统的纯度，实现采用少量的量子比特调整电路参数，少量的量子比特能够在一定程度上降低贫瘠高原问题，以便于获得所需的目标解耦电路的电路参数和目标学习电路的电路参数。
其中，前述部分子系统包括：目标量子态进行第一次二分裂得到的两个子系统中的任一子系统。也即，最多使用一次解耦的量子比特。在几乎均分的情况下，最多采用一半量子比特即可调整电路参数。
如图6(a)所示，可以基于第一解耦电路和第三解耦电路，获取第一目标子输出态；第一目标输入态为第一子系统的量子比特；对第一目标子输出态执行量子测量操作，获取第一目标子输出态的纯度，即为第一输出态的纯度。
其中，量子测量操作可以为投影测量，也可以为其他方式。凡可以将量子计算设备中的输出态转换为经典计算设备可以识别的结果均可适用于本公开实施例。实施时，量子测量也可以在独立的量子测量设备上执行。
获取第一输出态的纯度的方式，还可以基于第二解耦电路和第三解耦电路，获取图6(a)中的第二目标子输出态的纯度，即为第一输出态的纯度。
由于每个子系统都可以表征目标量子态的第一输出态的纯度，由此对于采用哪个子系统进行测量获取纯度，本公开对此不进行限定。
本公开实施例中，采用目标量子态中两个子系统中的任一子系统的纯度调整待优化解耦电路的的电路参数，可以达到使用少量量子比特，来优化电路参数的目的，由此可在一定程度上缓解可能出现的梯度消失问题，提高待优化解耦电路可训练性。
实施时，以部分子系统的纯度满足纯度要求构建待优化解耦电路的损失函数L1(θ)，该损失函数可如表达式(1)所示，
L1(θ)＝-Tr[(ρ′A)2] (1)
其中，L1(θ)为第一损失值，θ为待优化解耦电路中的电路参数，ρ′A为部分子系统的量子态，Tr[(ρ′A)2]可表示为部分子系统的纯度。
待优化解耦电路的训练目标为使得纯度大于或等于1-∈。其中，∈为纯度阈值。
对表述式(1)可理解为，Tr[(ρ′A)2]表示为部分子系统的纯度，L1(θ)表示纯度的负值，∈代表的是L1(θ)和-1之间的差值，因此可迭代优化表达式中的L1(θ)小于阈值-1+∈，以达到使得纯度满足纯度阈值要求的目的。
在另一种实施例中，该损失函数还可以如表达式(2)所示，
L1(θ)＝1-Tr[(ρ′A)2] (2)
其中，L1(θ)为第一损失值，θ为待优化解耦电路中的电路参数，ρ′A为部分子系统的量子态，Tr[(ρ′A)2]可表示为部分子系统的纯度。
在该损失函数中，待优化解耦电路的训练目标为使得L1(θ)小于∈，以达到使得纯度大于或等于1-∈的目的。其中，∈为纯度阈值。
在一些实施例中，为了调整待优化解耦电路和待优化学习电路的电路参数，本公开实施例中量子计算设备接收更新信息，更新信息中包括待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数；基于更新信息配置待优化解耦电路的电路参数和待优化学习电路的电路参数。
待优化解耦电路作用于目标量子态得到中间输出态(即调整待优化解耦电路阶段的第一输出态)，其中间输出态的如表达式(3)所示：
其中，U(θ)为待优化解耦电路所对应的酉算子，为待优化解耦电路所对应的酉算子的共轭转置。ρAB表示目标量子态，ρ’AB表示中间输出态。
在得到目标解耦电路的情况下，第一输出态的表达式如式所示：
其中，σAB表示第一输出态，U表示目标解耦电路所对应的酉算子，ρAB表示目标量子态，表示目标解耦电路所对应的酉算子的共轭转置。
在一些实施例中，为了让第一输出态能够近似表示目标量子态中的多个子系统的直积态，可以基于子系统的纯度进行验证。由于子系统的纯度可以表征总系统的纯度，其纯度越高表示输出的第一输出态与目标量子态中的多个子系统的直积态越相近。
可以基于梯度下降算法对第一损失值进行调整。找到梯度变化最快的方向，进而将第一损失值向该方向进行调整，得到更新后的第一损失值，基于更新后的第一损失值确定更新信息，该更新信息中包括用于对待优化解耦电路进行更新的电路参数。基于更新信息对待优化解耦电路进行参数更新，获取更新后的待优化解耦电路。再将其作用于目标量子态上，进行反复迭代训练。在第一损失值满足收敛条件的情况下，得到目标解耦电路。
需要说明的是，本公开实施例中对于任一损失值以及差距信息的调整方式不仅限于梯度下降算法，还可以使用凸优化算法或者牛顿迭代法等，本公开实施例对此不进行限定。
基于前文的描述，待优化学习电路作用于目标输入态得到第二输出态，以目标输入态为0态为例，其第二输出态可以如表达式(5)所示：
其中，表示第二输出态，0表示目标输入态，V(λ)表示为待优化学习电路所对应的酉算子，λ为待优化学习电路中可调整的电路参数，/>表示待优化学习电路所对应的酉算子的共轭转置。
在一些实施例中，确定第一输出态和第二输出态之间的差距信息，可实施为：确定第一输出态和第二输出态之间的迹距离，得到差距信息。该差距信息如表达式(6)所示，
其中，L2(λ)表示第一输出态和第二输出态之间的差距信息；表示第二输出态；σAB表示第一输出态。
在差距信息满足收敛条件的情况下，得到目标学习电路。
在另一些实施例中，还可以确定第一输出态和第二输出态之间的保真度，得到差距信息。
本公开实施例中，基于迹距离或保真度确定差距信息的方式，可以明确得到待优化解耦电路与待优化学习电路之间的距离度量，能够为后续制备得到更高效更准确的目标量子态奠定基础。
在一些实施例中，待优化解耦电路和待优化学习电路串联设置成整体电路，并通过调整整体电路的电路参数完成对待优化解耦电路和待优化学习电路的参数调整，在此种情况下，整体电路中的待优化解耦电路作用于目标量子态，得到第一输出态，待优化学习电路作用于第一输出态得到参考输入态。实施时，量子计算设备可以确定参考输入态和目标输入态之间的误差信息，并发送误差信息以及第一输出态中部分子系统的纯度，以便于基于误差信息和纯度调整整体电路的电路参数。
其中，部分量子系统已在前文说明，这里不再赘述。
举例说明，在待优化解耦电路中包括四个子系统的情况下，如图6(c)所示，其对应的待优化学习电路中的学习单元也为4个。
待优化学习电路输出的参考输入态与目标输入态的误差信息的表达式可以如式(7)所示：
L3(γ)＝||δ'-δ||1 (7)
其中，L3(γ)表示误差信息，δ′表示参考输入态，δ表示目标输入态。实施时，目标输入态可以为0态。
其中误差信息可以基于梯度下降法进行调整，表达式(7)的优化目标为最小化误差信息。在误差信息满足收敛条件的情况下，则可以基于目标解耦电路的电路参数和目标学习电路的电路参数构建制备电路的表达式。
本公开实施例中，将待优化解耦电路与待优化学习电路同时进行优化，保证了获取的电路的准确性，为后续制备得到更高效更准确的目标量子态奠定基础。
6)基于目标解耦电路和目标学习电路构建制备电路
在基于表达式(1)或表达式(2)中的L1(θ)和表达式(6)中的L2(λ)优化电路参数的情况下，制备电路的表达式为其中/>为目标解耦电路对应的酉算子的共轭转置，V为目标学习电路对应的酉算子。
其中，将上述制备电路作用于目标输入态上，即可以得到制备目标量子态的量子电路。
本公开实施例中，基于前述训练好的目标解耦电路和目标学习电路获取制备电路，在制备电路作用于目标输入态上，即可获取到需要的目标量子态。
在一些实施例中，在待优化解耦电路和待优化学习电路串联设置成整体电路，以整体电路对电路参数进行优化，获取到目标整体电路的情况下，制备电路的表达式为其中/>为目标解耦电路对应的酉算子的共轭转置，/>为目标学习电路对应的酉算子的共轭转置。/>
本公开实施例中，基于前述训练好目标整体电路获取制备电路，在制备电路作用于目标输入态上，即可获取到需要的目标量子态。
基于相同的技术构思，本公开实施例还提出了一种量子电路处理方法，应用于经典计算设备，可实施为如图7所示：
S701，确定待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数；待优化解耦电路的更新后的电路参数用于调整待优化解耦电路的电路参数，得到待优化解耦电路对应的目标解耦电路；待优化学习电路的更新后的电路参数用于调整待优化学习电路的电路参数，得到待优化学习电路对应的目标学习电路；
其中，目标解耦电路和目标学习电路用于构建制备电路，制备电路用于从目标输入态制备出目标量子态，目标解耦电路作用于目标量子态得到第一输出态，目标学习电路作用于目标输入态得到第二输出态，其中：第一输出态能够近似表示目标量子态中的多个子系统的直积态；第一输出态和第二输出态之间的差距信息小于目标差距。
多个子系统中的每个子系统由目标学习电路中的学习单元进行学习。
S702，在得到目标学习电路和目标解耦电路的情况下，基于目标学习电路的电路参数和目标解耦电路的电路参数，确定用于制备目标量子态的制备电路的表达式。
其中，相同的部分已在前文说明，这里不再赘述。
本公开实施例中，通过确定更新后的电路参数，以此实现对待优化解耦电路和待优化学习电路的更新。通过目标解耦电路将目标量子态解耦为多个子系统，使得目标学习电路中各个学习单元能够分别学习各个子系统。由于子系统的量子比特数小于目标量子态整体的量子比特数，因此学习单元处理的比特数较小，能够提高待优化学习电路的可训练性。也即，降低比特数能够尽可能缓解调整电路参数过程中，由于梯度指数下降带来的梯度消失问题，从而在一定程度上缓解贫瘠高原问题。此外，各学习单元分别学习相应的子系统，相比于学习整个目标量子态，学习单元的结构相对简单容易实现，学习单元的电路规模得以控制，从而可以在一定程度上降低电路规模的增加导致的噪声对学习效果的影响。综合以上两点，待优化学习电路易于实现，且能够更好的学习出逼近第一输出态的第二输出态，进而为制备出高精度的目标量子态奠定基础，因而本公开实施例的方案具有实用性。本公开实施例对目标量子态的规模没有限制，因此能够制备任意量子态，因而本公开实施例提供的方案具有可扩展性。
如前文所阐述的，待优化解耦电路和待优化学习电路可以一起优化，一种可能的实施方式中，确定待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数，可实施为：
步骤A1，接收第一输出态中部分子系统的纯度和第一输出态和第二输出态之间的差距信息。
步骤A2，基于纯度和差距信息确定第一目标损失值，第一目标损失值用于最大化部分子系统的纯度，并用于最小化第一输出态和第二输出态之间的差距信息。
第一损失值如表达式(1)或表达式(2)所示，差距信息为迹距离或保真度。
步骤A3，基于第一目标损失值确定待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数。
在接收第一输出态中部分子系统的纯度和第一输出态和第二输出态之间的差距信息的情况下，可以基于纯度和差距信息的和值确定第一目标损失值，其第一目标损失值如表达式(8)所示，
L(θ)＝ L1(θ)+ L2(λ) (8)
其中，L(θ)表示第一目标损失值，L1(θ)表示第一损失值，L2(λ)表示第一输出态和第二输出态之间的差距信息。
本公开实施例中，对待优化解耦电路和待优化学习电路进行同时优化，可以节约量子计算设备和经典计算设备之间通信的资源，减少资源的消耗。且采用部分子系统确定损失值，可在一定程度上缓解贫瘠高原问题。
在一些实施例中，待优化解耦电路和待优化学习电路可分别调整。实施时，如前文所阐述的，可以先训练待优化解耦电路，然后再训练待优化学习电路。该种情况下，确定这两个电路的更新后的电路参数可以实施为：
步骤B1，接收第一输出态中部分子系统的纯度。
步骤B2，基于纯度确定第一损失值；第一损失值用于最大化部分子系统的纯度。
步骤B3，基于第一损失值确定待优化解耦电路的更新后的电路参数。
步骤B4，在第一损失值满足第一条件的情况下，得到目标解耦电路的电路参数。
其中，第一损失值可以基于前述表达式(1)或(2)确定，在得到第一损失值的基础上，可以基于梯度下降算法对第一损失值进行调整。在第一损失值小于第一预设阈值的情况下，得到目标解耦电路。
步骤B5，在得到目标解耦电路的电路参数、且第一输出态和第二输出态之间的差距信息不满足第二条件的情况下，基于差距信息确定待优化学习电路的更新后的电路参数。
步骤B6，在差距信息满足第二条件的情况下，得到目标学习电路的电路参数。
在得到目标解耦电路的基础上，可以基于前述表达式(4)获取第一输出态，基于第一输出态和第二输出态确定二者之间的差距信息，其差距信息可以基于表达式(6)确定，以最小化差距信息为目的，对待优化学习电路中的电路参数进行调整。在差距信息小于第二预设阈值的情况下，得到目标学习电路。
本公开实施例中，在得到目标解耦电路的基础上，对待优化学习电路进行学习，能够为后续制备得到更高效更准确的目标量子态奠定基础。
其中，差距信息为第一输出态和第二输出态之间的迹距离；或者，差距信息为第一输出态和第二输出态之间的保真度。
本公开实施例中，基于迹距离和保真度确定差距信息的方式，可以明确得到待优化解耦电路与待优化学习电路之间的距离度量，能够为后续制备得到更高效更准确的目标量子态奠定基础。
在一些实施例中，基于前述方式(即基于步骤A1-A2或步骤B1-B6)对待优化解耦电路和待优化学习电路进行调整的情况下，即可获取到目标解耦电路和目标学习电路的电路参数。进而可以基于目标解耦电路和目标学习电路的电路参数，确定制备电路的表达式为其中/>为目标解耦电路对应的酉算子的共轭转置，V为目标学习电路对应的酉算子。
本公开实施例中，基于前述训练好的目标解耦电路和目标学习电路，即可获取制备电路的表达式，将制备电路作用于目标输入态上，即可获取到需要的目标量子态。
在另一些实施例中，待优化解耦电路和待优化学习电路串联设置成整体电路，调整整体电路的电路参数的情况下，整体电路中的待优化解耦电路作用于目标量子态，得到第一输出态，待优化学习电路作用于第一输出态得到参考输入态。该种情况下，确定待优化解耦电路和待优化学习电路的更新后的电路参数还可以实施为：
步骤C1，接收第一输出态中部分子系统的纯度，以及参考输入态和目标输入态之间的误差信息。
步骤C2，基于纯度和误差信息确定第二目标损失值，第二目标损失值用于最大化部分子系统的纯度，并用于最小化参考输入态和目标输入态之间的误差信息。
第三损失值如前述表达式(7)所示。相应的，第二目标损失值如表达式(9)所示：
L′(θ)＝ L1(θ)+ L3(γ) (9)
其中，L′(θ)表示第二目标损失值，L1(θ)表示第一损失值，L3(γ)表示参考输入态和目标输入态之间的误差信息。
优化目标为最小化L′(θ)。
步骤C3，基于第二目标损失值确定待优化解耦电路和待优化学习电路的更新后的电路参数。
本公开实施例中，对待优化解耦电路和待优化学习电路进行同时优化，可以节约量子计算设备和经典计算设备之间通信的资源，减少资源的消耗。且采用部分子系统确定损失值，可在一定程度上缓解贫瘠高原问题。
在一些实施例中，将待优化解耦电路和待优化学习电路串联设置成整体电路，以整体电路的形式对电路参数进行优化，即可以获取到目标整体电路的电路参数，该目标整体电路的电路参数包括目标解耦电路的电路参数以及目标学习电路的电路参数。进而可以基于目标解耦电路的电路参数和目标学习电路的电路参数，确定制备电路的表达式为其中/>为目标解耦电路对应的酉算子的共轭转置，/>为目标学习电路对应的酉算子的共轭转置。
本公开实施例中，基于前述训练好目标解耦电路和目标学习电路获取制备电路的表达式，将制备电路作用于目标输入态上，即可获取到需要的目标量子态。
基于相同的技术构思，本公开实施例还提供一种量子态的制备系统，包括量子计算设备和经典计算设备，可实施为如图8所示：
S801，量子计算设备基于待优化解耦电路和待优化学习电路的前述操作，得到部分子系统的纯度，以及第一输出态和第二输出态之间的差距信息，向经典计算设备发送纯度和差距信息。
S802，经典计算设备基于纯度和差距信息，确定损失值，并基于损失值确定待优化解耦电路和待优化学习电路的更新信息，并向量子计算设备发送更新信息，该更新信息包括待优化解耦电路以及待优化目标电路更新后的电路参数。
在基于更新信息对量子计算设备中的待优化解耦电路以及待优化目标电路中的电路参数进行更新，经过多次迭代，在满足收敛条件的情况下，获取到目标解耦电路以及目标学习电路。
在一些实施例中，以先训练待优化解耦电路，再训练待优化学习电路为例，对本公开实施例的整体流程进行说明，如图9所示：
S901，确定目标量子态。
S902，准备待优化解耦电路用于解耦目标量子态。
S903，使用子系统的纯度对待优化解耦电路进行优化，获取目标解耦电路。
S904，将目标解耦电路作用于目标量子态，获取第一输出态。
S905，准备待优化学习电路用于学习。
S906，使用差距信息对待优化解耦电路进行优化，获取目标学习电路。
该差距信息为前述第一输出态与待优化学习电路的第二输出态之间的差距。
S907，基于目标解耦电路和目标学习电路获取可以制备目标量子态的制备电路。
以目标量子态是一个随机生成的6比特纯态为例，待优化解耦电路和待优化学习电路结合起来基于前述的第二目标损失值同时优化。将待优化解耦电路和待优化学习电路结合起来得到的整体电路，该整体电路如图10所示。虚线框内的为待优化解耦电路，如图10所示待优化解耦电路中包括3层相同的3层处理模组，待优化学习电路包括2个学习单元，每个学习单元内部包括2个学习子单元。图10中U为单量子比特门，其括号内部的数字即为单量子比特门对应的三个可调整的电路参数。经过多次迭代之后，获取到目标解耦电路以及目标学习电路，将目标解耦电路以及目标学习电路整体进行转置，获取到制备电路基于该制备电路制备得到的目标量子态的保真度可达到99％。在解耦和学习相结合的方案中，如图10所示使用了30个U3旋转门，电路的深度为26。
作为对比，在使用常规的纠缠层电路来进行量子态学习的情况下。通过实验可以发现在达到相同的99％保真度的目标量子态的情况下，常规的纠缠层电路至少需要使用5层，即30个U3旋转门，电路深度为35。该常规的纠缠层电路的电路深度明显大于由本公开实施例中达到同样效果所需的电路深度。
由此，从对比结果可以看出，本公开实施例中使用的解耦与学习结合的方式确定出的制备电路与常规的纠缠层电路在深度上有显著优势，从而可以实现在量子计算设备上有更好的执行效率与精度。
相关技术中，分治电路可以制备量子态。分治电路的基本构思是，将一个n量子比特电路以二分法的方式不断分成2、4、8……组子电路，每i次二分时需要引入2i-1个变量并构造如图11中的量子电路。图10中的(多)量子控制门上，实心和空心分别表示以“1”和“0”态为控制态。分治电路建立完全后，对于特定的量子纯态，既可以尝试对该量子态进行分解得到每个α变量的值，也可以之间使用机器学习的方法优化所有电路中的变量使得最终态趋近于目标量子态。
在分治电路分解方案中，需要引入大量的多量子比特控制门。而在实际量子设备上并不能直接使用这些量子门。根据量子计算与量子信息相关的知识，对给定多比特门，可以通过拆解的方式把它分解成多个单量子比特门和CNOT双比特门的组合。然而此过程需要引入大量的量子门，使得最终的量子电路复杂度呈指数方式上升。再加上实际硬件中的保真度、连通性等问题，使得该方案在实际态制备中几乎无法实现，实用性和可扩展性较差。对于多比特、结构复杂的量子态难以实现制备，或相应的电路结构过于复杂，实现代价高。
与分治电路分解相比，本公开实施例中目标解耦电路和目标学习电路使用了单比特量子门和CNOT门，无需使用分治电路中大量的多量子比特控制门。而且目标解耦电路中的第一解耦电路和第二解耦电路分别作用于部分量子比特，相比分治电路作用于全部量子比特，本公开实施例中的目标解耦电路更加容易实现，具有实用性。此外，在调整待优化解耦电路的电路参数时，可使用部分子系统的测量结构进行调整，实现了采用部分量子比特来计算损失值，相比于分治电路需要采用全量量子比特的方式，本公开实施例能够在一定程度上缓解贫瘠高原问题，使得待优化解耦电路更加具有可训练性。结合本公开实施例用于分别学习子系统的待优化学习电路能够简单易于实现的优势和可训练性，本公开实施例能够适用于任意量子态的制备，具有实用性的基础上，也具备可扩展性。
相关技术中，还可以使用传统的参数化量子电路来学习量子态。该方法借鉴了量子神经网络的模型，按照要制备的态的规模大小建立指定层数的PQC。如图12中，建立固定参数量的D层量子神经网络模型，再运用机器学习的方法优化PQC中的参数使得最终态趋于目标量子态。其中参数电路门的选取、纠缠电路的设计以及量子电路的深度都将影响最终制备的量子态的精度和制备过程所需花费的资源。
但是，为了提升量子神经网络的表达能力，该方案一般会采取不断加深量子电路或添加额外的旋转门层的方式。对于复杂的目标态，制备其所需要的电路一般较深。然而这样的方式，一来，会增加需要训练的参数量，依赖于电路中量子比特的高保真度和优良连通性以及相对较长的退相干时间；二来，较深的、多比特的PQC存在明显的可训练性问题，使得电路的可训练性大幅降低，制备态收敛的速度也将大幅到影响。综上两点，传统参数化量子电路方案对于复杂多量子态的训练效率和可拓展性较差。相应的量子电路在实际运用中受限于多种限制，实现代价高。需要进一步的策略以提升该方案的可实用性。
与传统的参数化量子电路制备量子态相比，本公开实施例中分别对不同的子系统进行学习，大大减少需要学习的量子比特，在一定程度上缓解传统的参数化量子电路的贫瘠高原问题。而且，本公开实施例通过待优化解耦电路能够将目标量子态划分成不同子系统，使得本公开实施例中的待优化学习电路的规模大大降低，待优化解耦电路也适用简单的单量子门和CNOT即可，对于多量子比特的态制备问题能够显著降低电路深度，可以有效避免在近期量子设备上因电路过深带来的噪声问题，从而得到的结果会更加精确。基于本公开实施例获取的制备电路具备实用性和扩展性。
基于相同的技术构思，本公开实施例还提出了一种量子电路处理装置，应用于量子计算设备，如图13所示包括：
调整模块1301，用于调整待优化解耦电路的电路参数和待优化学习电路的电路参数，得到待优化解耦电路对应的目标解耦电路，并得到待优化学习电路对应的目标学习电路；
其中，目标解耦电路的电路参数和目标学习电路的电路参数用于构建制备电路的表达式，制备电路用于从目标输入态制备出目标量子态，目标解耦电路作用于目标量子态得到第一输出态，目标学习电路作用于目标输入态得到第二输出态，其中：第一输出态能够表示目标量子态中的多个子系统的直积态；第一输出态和第二输出态之间的差距信息小于目标差距；
多个子系统中的每个子系统由目标学习电路中的学习单元进行学习。
在一些实施例中，目标量子态的所有量子比特构成的系统迭代进行至少一次二分裂得到多个子系统，每次二分裂均将被二分裂的系统划分为量子比特不重叠的两个子系统，且两个子系统包括的量子比特的数量差值小于预设差值。
在一些实施例中，在多个子系统为两个子系统的情况下，目标解耦电路包括至少一个处理单元，处理单元作用于输入的量子态得到多个子系统的直积态；
在目标解耦电路包括多个处理单元的情况下，多个处理单元串联设置。
在一些实施例中，在目标量子态的所有量子比特构成的系统进行M次二分裂的情况下，目标解耦电路包括M种电路单元，第k种电路单元用于执行第k次二分裂；M大于等于2，k大于等于1；
M种电路单元依据执行二分裂的顺序串联设置。
在一些实施例中，针对第k种电路单元，电路单元包括至少一个处理模组，在包括多个处理模组的情况下，各处理模组串联设置，其中：
第k种电路单元的处理模组中包括2k-1个处理单元，每个处理单元作用于对应的两个子系统；
针对任意两个相邻的第一电路单元和第二电路单元，第一电路单元设置在第二电路单元之前；
针对第一电路单元的最后一个处理模组中第i个处理单元，第i个处理单元连接第二电路单元的第一个处理模组中的两个处理单元，两个处理单元分别为第一处理单元和第二处理单元，第i个处理单元为最后一个处理模组中的任意一个处理单元，其中：
第i个处理单元作用于第i个处理单元对应的两个子系统，得到第三输出态；第i个处理单元对应的两个子系统包括第一子系统和第二子系统；
第一处理单元作用于第一子系统的两个子系统；
第二处理单元作用于第二子系统的两个子系统。
在一些实施例中，处理单元对应的两个子系统包括第一子系统和第二子系统，处理单元包括第一解耦电路，第二解耦电路以及第三解耦电路，其中：
第一解耦电路作用于第一子系统，得到第一子输出态；
第二解耦电路作用于第二子系统，得到第二子输出态；
第三解耦电路作用于第一子输出态中的后i个量子比特以及第二子输出态中的前j个量子比特；其中i和j均为大于等于1的正整数，且i小于第一子输出态的量子比特数，j小于第二子输出态的量子比特数。
在一些实施例中，第一子系统第一子输出态分别包括N个量子比特；
第二子系统和第二子输出态分别包括Q个量子比特；第一子系统和第二子系统的量子比特总数为P，P为N和Q的和值，N、Q为大于等于1的正整数。
在一些实施例中，还包括：
发送模块，用于发送第一输出态中部分子系统的纯度和第一输出态和第二输出态之间的差距信息；纯度和差距信息用于调整待优化解耦电路的电路参数和待优化学习电路的电路参数。
在一些实施例中，部分子系统包括：目标量子态进行第一次二分裂得到的两个子系统中的任一子系统。
在一些实施例中，确定第一输出态和第二输出态之间的差距信息，包括：
确定第一输出态和第二输出态之间的迹距离，得到差距信息；或者，
确定第一输出态和第二输出态之间的保真度，得到差距信息。
在一些实施例中，调整模块，用于：
接收更新信息，更新信息中包括待优化解耦电路的电路参数和待优化学习电路的更新后的电路参数；
基于更新信息配置待优化解耦电路的电路参数和待优化学习电路的电路参数。
在一些实施例中，第一解耦电路包括N个单量子比特门以及N个受控非CNOT门，N为第一子系统的量子比特数；
第二解耦电路包括Q个单量子比特门以及Q个受控非CNOT门，Q为第二子系统的量子比特数。
在一些实施例中，单量子比特门为U3旋转门，U3旋转门中包含有三个可调整的电路参数。
在一些实施例中，第一解耦电路和第二解耦电路中每个解耦电路中：相邻两个量子比特之间作用一个受控非CNOT门，第一个量子比特与最后一个量子比特之间作用一个受控非CNOT门。
在一些实施例中，学习单元中包括至少一个学习子单元，每个学习子单元用于将输入的量子态转换为学习单元需要学习的子系统；
在同一学习单元，包括多个学习子单元的情况下，多个学习子单元串联设置。
在一些实施例中，在学习单元需要学习的子系统包括Z个量子比特的情况下，学习单元的每个学习子单元作用于Z个输入的量子比特，得到对应的子输出态，Z为正整数。
在一些实施例中，每个学习子单元包括Z个单量子比特门和Z个受控非CNOT门，其中，相邻两个量子比特之间作用一个CNOT门，第一个量子比特与最后一个量子比特之间作用一个CNOT门。
在一些实施例中，制备电路的表达式为其中/>为目标解耦电路对应的酉算子的共轭转置，V为目标学习电路对应的酉算子。
在一些实施例中，待优化解耦电路和待优化学习电路串联设置成整体电路，调整整体电路的电路参数的情况下，整体电路中的待优化解耦电路作用于目标量子态，得到第一输出态，待优化学习电路作用于第一输出态得到参考输入态，还包括：
误差确定模块，用于确定参考输入态和目标输入态之间的误差信息，并发送误差信息以及第一输出态中部分子系统的纯度。
在一些实施例中，制备电路的表达式为其中/>为目标解耦电路对应的酉算子的共轭转置，/>为目标学习电路对应的酉算子的共轭转置。
基于相同的技术构思，本公开实施例还提出了一种量子电路处理装置，应用于经典计算设备，如图14所示包括：
确定模块1401，用于确定待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数；待优化解耦电路的更新后的电路参数用于调整待优化解耦电路的电路参数，得到待优化解耦电路对应的目标解耦电路；待优化学习电路的更新后的电路参数用于调整待优化学习电路的电路参数，得到待优化学习电路对应的目标学习电路；
制备模块1402，用于在得到目标学习电路和目标解耦电路的情况下，基于目标学习电路的电路参数和目标解耦电路的电路参数，确定用于制备目标量子态的制备电路的表达式。
在一些实施例中，确定模块，具体用于：
接收第一输出态中部分子系统的纯度和第一输出态和第二输出态之间的差距信息；其中，目标解耦电路作用于目标量子态得到第一输出态；目标学习电路作用于目标输入态得到第二输出态；制备电路用于基于目标输入态制备出目标量子态；
基于纯度和差距信息确定第一目标损失值，第一目标损失值用于最大化部分子系统的纯度，并用于最小化第一输出态和第二输出态之间的差距信息；
基于第一目标损失值确定待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数。
在一些实施例中，确定模块，具体用于：
接收第一输出态中部分子系统的纯度；其中，目标解耦电路作用于目标量子态得到第一输出态；
基于纯度确定第一损失值；第一损失值用于最大化部分子系统的纯度；
基于第一损失值确定待优化解耦电路的更新后的电路参数；
在第一损失值满足第一条件的情况下，得到目标解耦电路的电路参数；
在得到目标解耦电路的电路参数、且第一输出态和第二输出态之间的差距信息不满足第二条件的情况下，基于差距信息确定待优化学习电路的更新后的电路参数；目标学习电路作用于目标输入态得到第二输出态；制备电路用于基于目标输入态制备出目标量子态；
在差距信息满足第二条件的情况下，得到目标学习电路的电路参数。
在一些实施例中，制备模块，具体用于：
基于目标解耦电路的电路参数和目标学习电路的电路参数，确定制备电路的表达式为其中/>为目标解耦电路对应的酉算子的共轭转置，V为目标学习电路对应的酉算子。
在一些实施例中，待优化解耦电路和待优化学习电路串联设置成整体电路，调整整体电路的电路参数的情况下，整体电路中的待优化解耦电路作用于目标量子态，得到第一输出态，待优化学习电路作用于第一输出态得到参考输入态；确定模块，具体用于：
接收第一输出态中部分子系统的纯度，以及参考输入态和目标输入态之间的误差信息；制备电路用于基于目标输入态制备出目标量子态；
基于纯度和误差信息确定第二目标损失值，第二目标损失值用于最大化部分子系统的纯度，并用于最小化参考输入态和目标输入态之间的误差信息；
基于第二目标损失值确定待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数。
在一些实施例中，制备模块，具体用于：
基于目标解耦电路的电路参数和目标学习电路的电路参数，确定制备电路的表达式为其中/>为目标解耦电路对应的酉算子的共轭转置，/>为目标学习电路对应的酉算子的共轭转置。
在一些实施例中，差距信息为第一输出态和第二输出态之间的迹距离；或者，
差距信息为第一输出态和第二输出态之间的保真度。
本公开实施例的装置的各模块、子模块的具体功能和示例的描述，可以参见上述方法实施例中对应步骤的相关描述，在此不再赘述。
本公开的技术方案中，所涉及的用户个人信息的获取，存储和应用等，均符合相关法律法规的规定，且不违背公序良俗。
本公开方案还提供了一种存储有计算机指令的非瞬时计算机可读存储介质，当至少一个量子处理单元执行时，计算机指令使得至少一个量子处理单元执行以上应用量子计算设备的方法。
本公开方案还提供了一种计算机程序产品，包括计算机程序，计算机程序在被处理器执行时实现以上应用于经典计算设备的方法；
或者，计算机程序在被至少一个量子处理单元执行时实现应用于量子计算设备的方法。
本公开方案还提供了一种量子计算设备，量子计算设备包括：
至少一个量子处理单元；
存储器，耦合到至少一个QPU并用于存储可执行指令，
指令被至少一个量子处理单元执行，以使至少一个量子处理单元能够执行应用于量子计算设备的方法。
可以理解的是，本公开方案的中使用的量子处理单元(quantum processingunit，QPU)，也可称为量子处理器或量子芯片，可以涉及包括多个以特定方式互连的量子比特的物理芯片。
而且，可以理解的是，本公开方案的量子比特可以指量子计算设备的基本信息单元。量子比特包含在QPU中，并推广了经典数字比特的概念。
根据本公开的实施例，本公开还提供了一种经典计算设备(以下以该经典计算设备具体为电子设备为例进行说明)、一种可读存储介质和一种计算机程序产品。
根据本公开的实施例，本公开还提供了一种电子设备、一种可读存储介质和一种计算机程序产品。
图15示出了可以用来实施本公开的实施例的示例电子设备1500的示意性框图。电子设备旨在表示各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动装置，诸如，个人数字助理、蜂窝电话、智能电话、可穿戴设备和其它类似的计算装置。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本公开的实现。
如图15所示，设备1500包括计算单元1501，其可以根据存储在只读存储器(ROM)1502中的计算机程序或者从存储单元1508加载到随机访问存储器(RAM)1503中的计算机程序，来执行各种适当的动作和处理。在RAM 1503中，还可存储设备1500操作所需的各种程序和数据。计算单元1501、ROM 1502以及RAM 1503通过总线1504彼此相连。输入/输出(I/O)接口1505也连接至总线1504。
设备1500中的多个部件连接至I/O接口1505，包括：输入单元1506，例如键盘、鼠标等；输出单元1507，例如各种类型的显示器、扬声器等；存储单元1508，例如磁盘、光盘等；以及通信单元1509，例如网卡、调制解调器、无线通信收发机等。通信单元1509允许设备1500通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。
计算单元1501可以是各种具有处理和计算能力的通用和/或专用处理组件。计算单元1501的一些示例包括但不限于中央处理单元(CPU)、图形处理单元(GPU)、各种专用的人工智能(AI)计算芯片、各种运行机器学习模型算法的计算单元、数字信号处理器(DSP)、以及任何适当的处理器、控制器、微控制器等。计算单元1501执行上文所描述的各个方法和处理，例如量子电路处理方法。例如，在一些实施例中，量子电路处理方法可被实现为计算机软件程序，其被有形地包含于机器可读介质，例如存储单元1508。在一些实施例中，计算机程序的部分或者全部可以经由ROM 1502和/或通信单元1509而被载入和/或安装到设备1500上。当计算机程序加载到RAM 1503并由计算单元1501执行时，可以执行上文描述的量子电路处理方法的一个或多个步骤。备选地，在其他实施例中，计算单元1501可以通过其他任何适当的方式(例如，借助于固件)而被配置为执行量子电路处理方法。
本文中以上描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、现场可编程门阵列(FPGA)、专用集成电路(ASIC)、专用标准产品(ASSP)、芯片上系统的系统(SOC)、复杂可编程逻辑设备(CPLD)、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。
用于实施本公开的方法的程序代码可以采用一个或多个编程语言的任何组合来编写。这些程序代码可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器或控制器，使得程序代码当由处理器或控制器执行时使流程图和/或框图中所规定的功能/操作被实施。程序代码可以完全在机器上执行、部分地在机器上执行，作为独立软件包部分地在机器上执行且部分地在远程机器上执行或完全在远程机器或服务器上执行。
在本公开的上下文中，机器可读介质可以是有形的介质，其可以包含或存储以供指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合地使用的程序。机器可读介质可以是机器可读信号介质或机器可读储存介质。机器可读介质可以包括但不限于电子的、磁性的、光学的、电磁的、红外的、或半导体系统、装置或设备，或者上述内容的任何合适组合。机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接、便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或快闪存储器)、光纤、便捷式紧凑盘只读存储器(CD-ROM)、光学储存设备、磁储存设备、或上述内容的任何合适组合。
为了提供与用户的交互，可以在计算机上实施此处描述的系统和技术，该计算机具有：用于向用户显示信息的显示装置(例如，CRT(阴极射线管)或者LCD(液晶显示器)监视器)；以及键盘和指向装置(例如，鼠标或者轨迹球)，用户可以通过该键盘和该指向装置来将输入提供给计算机。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈(例如，视觉反馈、听觉反馈、或者触觉反馈)；并且可以用任何形式(包括声输入、语音输入、或者触觉输入)来接收来自用户的输入。
可以将此处描述的系统和技术实施在包括后台部件的计算系统(例如，作为数据服务器)、或者包括中间件部件的计算系统(例如，应用服务器)、或者包括前端部件的计算系统(例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互)、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信(例如，通信网络)来将系统的部件相互连接。通信网络的示例包括：局域网(LAN)、广域网(WAN)和互联网。
计算机系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。服务器可以是云服务器，也可以为分布式系统的服务器，或者是结合了区块链的服务器。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。
上述具体实施方式，并不构成对本公开保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本公开的原则之内所作的修改、等同替换和改进等，均应包含在本公开保护范围之内。

Claims (58)

1.一种量子电路处理方法，应用于量子计算设备，包括：
调整待优化解耦电路的电路参数和待优化学习电路的电路参数，得到所述待优化解耦电路对应的目标解耦电路，并得到所述待优化学习电路对应的目标学习电路；
其中，所述目标解耦电路的电路参数和所述目标学习电路的电路参数用于构建制备电路的表达式，所述制备电路用于从目标输入态制备出目标量子态，所述目标解耦电路作用于所述目标量子态得到第一输出态，所述目标学习电路作用于所述目标输入态得到第二输出态，其中：所述第一输出态能够表示所述目标量子态中的多个子系统的直积态；所述第一输出态和所述第二输出态之间的差距信息小于目标差距；
所述多个子系统中的每个子系统由所述目标学习电路中的学习单元进行学习。
2.根据权利要求1所述的方法，其中，所述目标量子态的所有量子比特构成的系统迭代进行至少一次二分裂得到所述多个子系统，每次二分裂均将被二分裂的系统划分为量子比特不重叠的两个子系统，且所述两个子系统包括的量子比特的数量差值小于预设差值。
3.根据权利要求1或2所述的方法，在所述多个子系统为两个子系统的情况下，所述目标解耦电路包括至少一个处理单元，所述处理单元作用于输入的量子态得到所述多个子系统的直积态；
在所述目标解耦电路包括多个处理单元的情况下，所述多个处理单元串联设置。
4.根据权利要求2所述的方法，在所述目标量子态的所有量子比特构成的系统进行M次二分裂的情况下，所述目标解耦电路包括M种电路单元，第k种电路单元用于执行第k次二分裂；M大于等于2，k大于等于1；
所述M种电路单元依据执行二分裂的顺序串联设置。
5.根据权利要求4所述的方法，其中，针对第k种电路单元，所述电路单元包括至少一个处理模组，在包括多个处理模组的情况下，各处理模组串联设置，其中：
所述第k种电路单元的处理模组中包括2k-1个处理单元，每个处理单元作用于对应的两个子系统；
针对任意两个相邻的第一电路单元和第二电路单元，所述第一电路单元设置在所述第二电路单元之前；
针对所述第一电路单元的最后一个处理模组中第i个处理单元，所述第i个处理单元连接所述第二电路单元的第一个处理模组中的两个处理单元，所述两个处理单元分别为第一处理单元和第二处理单元，所述第i个处理单元为所述最后一个处理模组中的任意一个处理单元，其中：
所述第i个处理单元作用于所述第i个处理单元对应的两个子系统，得到第三输出态；所述第i个处理单元对应的两个子系统包括第一子系统和第二子系统；
所述第一处理单元作用于所述第一子系统的两个子系统；
所述第二处理单元作用于所述第二子系统的两个子系统。
6.根据权利要求3-5中任一项所述的方法，所述处理单元对应的两个子系统包括第一子系统和第二子系统，所述处理单元包括第一解耦电路，第二解耦电路以及第三解耦电路，其中：
所述第一解耦电路作用于所述第一子系统，得到第一子输出态；
所述第二解耦电路作用于所述第二子系统，得到第二子输出态；
所述第三解耦电路作用于所述第一子输出态中的后i个量子比特以及所述第二子输出态中的前j个量子比特；其中i和j均为大于等于1的正整数，且i小于所述第一子输出态的量子比特数，j小于所述第二子输出态的量子比特数。
7.根据权利要求6所述的方法，其中：
所述第一子系统所述第一子输出态分别包括N个量子比特；
所述第二子系统和所述第二子输出态分别包括Q个量子比特；所述第一子系统和所述第二子系统的量子比特总数为P，所述P为N和Q的和值，N、Q为大于等于1的正整数。
8.根据权利要求1-7中任一项所述的方法，还包括：
发送所述第一输出态中部分子系统的纯度和所述第一输出态和所述第二输出态之间的差距信息；所述纯度和所述差距信息用于调整待优化解耦电路的电路参数和待优化学习电路的电路参数。
9.根据权利要求8所述的方法，所述部分子系统包括：所述目标量子态进行第一次二分裂得到的两个子系统中的任一子系统。
10.根据权利要求1-9中任一项所述的方法，其中，确定所述第一输出态和所述第二输出态之间的差距信息，包括：
确定所述第一输出态和所述第二输出态之间的迹距离，得到所述差距信息；或者，
确定所述第一输出态和所述第二输出态之间的保真度，得到所述差距信息。
11.根据权利要求1-10中任一项所述的方法，所述调整待优化解耦电路的电路参数和待优化学习电路的电路参数，包括：
接收更新信息，所述更新信息中包括所述待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数；
基于所述更新信息配置所述待优化解耦电路的电路参数和所述待优化学习电路的电路参数。
12.根据权利要求6或7所述的方法，其中，所述第一解耦电路包括N个单量子比特门以及N个受控非CNOT门，N为所述第一子系统的量子比特数；
所述第二解耦电路包括Q个单量子比特门以及Q个受控非CNOT门，Q为所述第二子系统的量子比特数。
13.根据权利要求12所述的方法，其中，所述单量子比特门为U3旋转门，所述U3旋转门中包含有三个可调整的电路参数。
14.根据权利要求13所述的方法，所述第一解耦电路和所述第二解耦电路中每个解耦电路中：相邻两个量子比特之间作用一个受控非CNOT门，第一个量子比特与最后一个量子比特之间作用一个受控非CNOT门。
15.根据权利要求1-14中任一项所述的方法，所述学习单元中包括至少一个学习子单元，每个学习子单元用于将输入的量子态转换为所述学习单元需要学习的子系统；
在同一学习单元，包括多个学习子单元的情况下，所述多个学习子单元串联设置。
16.根据权利要求15所述的方法，在学习单元需要学习的子系统包括Z个量子比特的情况下，所述学习单元的每个学习子单元作用于Z个输入的量子比特，得到对应的子输出态，Z为正整数。
17.根据权利要求16所述的方法，每个学习子单元包括Z个单量子比特门和Z个受控非CNOT门，其中，相邻两个量子比特之间作用一个CNOT门，第一个量子比特与最后一个量子比特之间作用一个CNOT门。
18.根据权利要求1-17中任一项所述的方法，所述制备电路的表达式为其中/>为所述目标解耦电路对应的酉算子的共轭转置，V为所述目标学习电路对应的酉算子。
19.根据权利要求1-7或9-17中任一项所述的方法，所述待优化解耦电路和所述待优化学习电路串联设置成整体电路，调整所述整体电路的电路参数的情况下，所述整体电路中的待优化解耦电路作用于所述目标量子态，得到所述第一输出态，所述待优化学习电路作用于所述第一输出态得到参考输入态，还包括：
确定所述参考输入态和所述目标输入态之间的误差信息，并发送所述误差信息以及所述第一输出态中部分子系统的纯度。
20.根据权利要求19所述的方法，所述制备电路的表达式为其中/>为所述目标解耦电路对应的酉算子的共轭转置，/>为所述目标学习电路对应的酉算子的共轭转置。
21.一种量子电路处理方法，应用于经典计算设备，包括：
确定待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数；所述待优化解耦电路的更新后的电路参数用于调整待优化解耦电路的电路参数，得到所述待优化解耦电路对应的目标解耦电路；所述待优化学习电路的更新后的电路参数用于调整所述待优化学习电路的电路参数，得到所述待优化学习电路对应的目标学习电路；
在得到所述目标学习电路和所述目标解耦电路的情况下，基于所述目标学习电路的电路参数和所述目标解耦电路的电路参数，确定用于制备目标量子态的制备电路的表达式。
22.根据权利要求21所述的方法，其中，确定待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数，包括：
接收第一输出态中部分子系统的纯度和第一输出态和第二输出态之间的差距信息；其中，所述目标解耦电路作用于所述目标量子态得到所述第一输出态；所述目标学习电路作用于目标输入态得到所述第二输出态；所述制备电路用于基于所述目标输入态制备出所述目标量子态；
基于所述纯度和所述差距信息确定第一目标损失值，所述第一目标损失值用于最大化所述部分子系统的纯度，并用于最小化所述第一输出态和所述第二输出态之间的差距信息；
基于所述第一目标损失值确定所述待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数。
23.根据权利要求21所述的方法，其中，确定待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数，包括：
接收第一输出态中部分子系统的纯度；其中，所述目标解耦电路作用于所述目标量子态得到所述第一输出态；
基于所述纯度确定第一损失值；所述第一损失值用于最大化所述部分子系统的纯度；
基于所述第一损失值确定所述待优化解耦电路的更新后的电路参数；
在所述第一损失值满足第一条件的情况下，得到目标解耦电路的电路参数；
在得到目标解耦电路的电路参数、且第一输出态和第二输出态之间的差距信息不满足第二条件的情况下，基于差距信息确定所述待优化学习电路的更新后的电路参数；所述目标学习电路作用于目标输入态得到所述第二输出态；所述制备电路用于基于所述目标输入态制备出所述目标量子态；
在所述差距信息满足第二条件的情况下，得到目标学习电路的电路参数。
24.根据权利要求22或23所述的方法，其中，所述基于所述目标学习电路的电路参数和所述目标解耦电路的电路参数，确定用于制备目标量子态的制备电路的表达式，包括：
基于所述目标解耦电路的电路参数和所述目标学习电路的电路参数，确定所述制备电路的表达式为其中/>为所述目标解耦电路对应的酉算子的共轭转置，V为所述目标学习电路对应的酉算子。
25.根据权利要求21所述的方法，其中，所述待优化解耦电路和所述待优化学习电路串联设置成整体电路，调整所述整体电路的电路参数的情况下，所述整体电路中的待优化解耦电路作用于所述目标量子态，得到第一输出态，所述待优化学习电路作用于所述第一输出态得到参考输入态；确定待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数，包括：
接收所述第一输出态中部分子系统的纯度，以及所述参考输入态和目标输入态之间的误差信息；所述制备电路用于基于所述目标输入态制备出所述目标量子态；
基于所述纯度和所述误差信息确定第二目标损失值，所述第二目标损失值用于最大化所述部分子系统的纯度，并用于最小化所述参考输入态和所述目标输入态之间的误差信息；
基于所述第二目标损失值确定所述待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数。
26.根据权利要求25所述的方法，其中，所述基于所述目标学习电路的电路参数和所述目标解耦电路的电路参数，确定用于制备目标量子态的制备电路的表达式，包括：
基于所述目标解耦电路的电路参数和所述目标学习电路的电路参数，确定所述制备电路的表达式为其中/>为所述目标解耦电路对应的酉算子的共轭转置，/>为所述目标学习电路对应的酉算子的共轭转置。
27.根据权利要求22-24中任一项所述的方法，其中，所述差距信息为所述第一输出态和所述第二输出态之间的迹距离；或者，
所述差距信息为所述第一输出态和所述第二输出态之间的保真度。
28.一种量子电路处理装置，应用于量子计算设备，包括：
调整模块，用于调整待优化解耦电路的电路参数和待优化学习电路的电路参数，得到所述待优化解耦电路对应的目标解耦电路，并得到所述待优化学习电路对应的目标学习电路；
其中，所述目标解耦电路的电路参数和所述目标学习电路的电路参数用于构建制备电路的表达式，所述制备电路用于从目标输入态制备出目标量子态，所述目标解耦电路作用于所述目标量子态得到第一输出态，所述目标学习电路作用于所述目标输入态得到第二输出态，其中：所述第一输出态能够表示所述目标量子态中的多个子系统的直积态；所述第一输出态和所述第二输出态之间的差距信息小于目标差距；
所述多个子系统中的每个子系统由所述目标学习电路中的学习单元进行学习。
29.根据权利要求28所述的装置，其中，所述目标量子态的所有量子比特构成的系统迭代进行至少一次二分裂得到所述多个子系统，每次二分裂均将被二分裂的系统划分为量子比特不重叠的两个子系统，且所述两个子系统包括的量子比特的数量差值小于预设差值。
30.根据权利要求28或29所述的装置，在所述多个子系统为两个子系统的情况下，所述目标解耦电路包括至少一个处理单元，所述处理单元作用于输入的量子态得到所述多个子系统的直积态；
在所述目标解耦电路包括多个处理单元的情况下，所述多个处理单元串联设置。
31.根据权利要求29所述的装置，在所述目标量子态的所有量子比特构成的系统进行M次二分裂的情况下，所述目标解耦电路包括M种电路单元，第k种电路单元用于执行第k次二分裂；M大于等于2，k大于等于1；
所述M种电路单元依据执行二分裂的顺序串联设置。
32.根据权利要求31所述的装置，
针对第k种电路单元，所述电路单元包括至少一个处理模组，在包括多个处理模组的情况下，各处理模组串联设置，其中：
所述第k种电路单元的处理模组中包括2k-1个处理单元，每个处理单元作用于对应的两个子系统；
针对任意两个相邻的第一电路单元和第二电路单元，所述第一电路单元设置在所述第二电路单元之前；
针对所述第一电路单元的最后一个处理模组中第i个处理单元，所述第i个处理单元连接所述第二电路单元的第一个处理模组中的两个处理单元，所述两个处理单元分别为第一处理单元和第二处理单元，所述第i个处理单元为所述最后一个处理模组中的任意一个处理单元，其中：
所述第i个处理单元作用于所述第i个处理单元对应的两个子系统，得到第三输出态；所述第i个处理单元对应的两个子系统包括第一子系统和第二子系统；
所述第一处理单元作用于所述第一子系统的两个子系统；
所述第二处理单元作用于所述第二子系统的两个子系统。
33.根据权利要求30-32中任一项所述的装置，所述处理单元对应的两个子系统包括第一子系统和第二子系统，所述处理单元包括第一解耦电路，第二解耦电路以及第三解耦电路，其中：
所述第一解耦电路作用于所述第一子系统，得到第一子输出态；
所述第二解耦电路作用于所述第二子系统，得到第二子输出态；
所述第三解耦电路作用于所述第一子输出态中的后i个量子比特以及所述第二子输出态中的前j个量子比特；其中i和j均为大于等于1的正整数，且i小于所述第一子输出态的量子比特数，j小于所述第二子输出态的量子比特数。
34.根据权利要求33所述的装置，其中：
所述第一子系统所述第一子输出态分别包括N个量子比特；
所述第二子系统和所述第二子输出态分别包括Q个量子比特；所述第一子系统和所述第二子系统的量子比特总数为P，所述P为N和Q的和值，N、Q为大于等于1的正整数。
35.根据权利要求28-34中任一项所述的装置，还包括：
发送模块，用于发送所述第一输出态中部分子系统的纯度和所述第一输出态和所述第二输出态之间的差距信息；所述纯度和所述差距信息用于调整待优化解耦电路的电路参数和待优化学习电路的电路参数。
36.根据权利要求35所述的装置，所述部分子系统包括：所述目标量子态进行第一次二分裂得到的两个子系统中的任一子系统。
37.根据权利要求28-36中任一项所述的装置，其中，确定所述第一输出态和所述第二输出态之间的差距信息，包括：
确定所述第一输出态和所述第二输出态之间的迹距离，得到所述差距信息；或者，
确定所述第一输出态和所述第二输出态之间的保真度，得到所述差距信息。
38.根据权利要求28-37中任一项所述的装置，所述调整模块，用于：
接收更新信息，所述更新信息中包括所述待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数；
基于所述更新信息配置所述待优化解耦电路的电路参数和所述待优化学习电路的电路参数。
39.根据权利要求33或34所述的装置，其中，所述第一解耦电路包括N个单量子比特门以及N个受控非CNOT门，N为所述第一子系统的量子比特数；
所述第二解耦电路包括Q个单量子比特门以及Q个受控非CNOT门，Q为所述第二子系统的量子比特数。
40.根据权利要求39所述的装置，其中，所述单量子比特门为U3旋转门，所述U3旋转门中包含有三个可调整的电路参数。
41.根据权利要求40所述的装置，所述第一解耦电路和所述第二解耦电路中每个解耦电路中：相邻两个量子比特之间作用一个受控非CNOT门，第一个量子比特与最后一个量子比特之间作用一个受控非CNOT门。
42.根据权利要求28-41中任一项所述的装置，所述学习单元中包括至少一个学习子单元，每个学习子单元用于将输入的量子态转换为所述学习单元需要学习的子系统；
在同一学习单元，包括多个学习子单元的情况下，所述多个学习子单元串联设置。
43.根据权利要求42所述的装置，在学习单元需要学习的子系统包括Z个量子比特的情况下，所述学习单元的每个学习子单元作用于Z个输入的量子比特，得到对应的子输出态，Z为正整数。
44.根据权利要求43所述的装置，每个学习子单元包括Z个单量子比特门和Z个受控非CNOT门，其中，相邻两个量子比特之间作用一个CNOT门，第一个量子比特与最后一个量子比特之间作用一个CNOT门。
45.根据权利要求28-44中任一项所述的装置，所述制备电路的表达式为其中为所述目标解耦电路对应的酉算子的共轭转置，V为所述目标学习电路对应的酉算子。
46.根据权利要求28-34或36-44中任一项所述的装置，所述待优化解耦电路和所述待优化学习电路串联设置成整体电路，调整所述整体电路的电路参数的情况下，所述整体电路中的待优化解耦电路作用于所述目标量子态，得到所述第一输出态，所述待优化学习电路作用于所述第一输出态得到参考输入态，还包括：
误差确定模块，用于确定所述参考输入态和所述目标输入态之间的误差信息，并发送所述误差信息以及所述第一输出态中部分子系统的纯度。
47.根据权利要求46所述的装置，所述制备电路的表达式为其中/>为所述目标解耦电路对应的酉算子的共轭转置，/>为所述目标学习电路对应的酉算子的共轭转置。
48.一种量子电路处理装置，应用于经典计算设备，包括：
确定模块，用于确定待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数；所述待优化解耦电路的更新后的电路参数用于调整待优化解耦电路的电路参数，得到所述待优化解耦电路对应的目标解耦电路；所述待优化学习电路的更新后的电路参数用于调整所述待优化学习电路的电路参数，得到所述待优化学习电路对应的目标学习电路；
制备模块，用于在得到所述目标学习电路和所述目标解耦电路的情况下，基于所述目标学习电路的电路参数和所述目标解耦电路的电路参数，确定用于制备目标量子态的制备电路的表达式。
49.根据权利要求48所述的装置，其中，所述确定模块，具体用于：
接收第一输出态中部分子系统的纯度和第一输出态和第二输出态之间的差距信息；其中，所述目标解耦电路作用于所述目标量子态得到所述第一输出态；所述目标学习电路作用于目标输入态得到所述第二输出态；所述制备电路用于基于所述目标输入态制备出所述目标量子态；
基于所述纯度和所述差距信息确定第一目标损失值，所述第一目标损失值用于最大化所述部分子系统的纯度，并用于最小化所述第一输出态和所述第二输出态之间的差距信息；
基于所述第一目标损失值确定所述待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数。
50.根据权利要求48所述的装置，其中，所述确定模块，具体用于：
接收第一输出态中部分子系统的纯度；其中，所述目标解耦电路作用于所述目标量子态得到所述第一输出态；
基于所述纯度确定第一损失值；所述第一损失值用于最大化所述部分子系统的纯度；
基于所述第一损失值确定所述待优化解耦电路的更新后的电路参数；
在所述第一损失值满足第一条件的情况下，得到目标解耦电路的电路参数；
在得到目标解耦电路的电路参数、且所述第一输出态和第二输出态之间的差距信息不满足第二条件的情况下，基于所述差距信息确定所述待优化学习电路的更新后的电路参数；所述目标学习电路作用于目标输入态得到所述第二输出态；所述制备电路用于基于所述目标输入态制备出所述目标量子态；
在所述差距信息满足第二条件的情况下，得到目标学习电路的电路参数。
51.根据权利要求49或50所述的装置，所述制备模块，具体用于：
基于所述目标解耦电路的电路参数和所述目标学习电路的电路参数，确定所述制备电路的表达式为其中/>为所述目标解耦电路对应的酉算子的共轭转置，V为所述目标学习电路对应的酉算子。
52.根据权利要求48所述的装置，其中，所述待优化解耦电路和所述待优化学习电路串联设置成整体电路，调整所述整体电路的电路参数的情况下，所述整体电路中的待优化解耦电路作用于所述目标量子态，得到第一输出态，所述待优化学习电路作用于所述第一输出态得到参考输入态；所述确定模块，具体用于：
接收所述第一输出态中部分子系统的纯度，以及所述参考输入态和目标输入态之间的误差信息；所述制备电路用于基于所述目标输入态制备出所述目标量子态；
基于所述纯度和所述误差信息确定第二目标损失值，所述第二目标损失值用于最大化所述部分子系统的纯度，并用于最小化所述参考输入态和所述目标输入态之间的误差信息；
基于所述第二目标损失值确定所述待优化解耦电路的更新后的电路参数和待优化学习电路的更新后的电路参数。
53.根据权利要求52所述的装置，所述制备模块，具体用于：
基于所述目标解耦电路的电路参数和所述目标学习电路的电路参数，确定所述制备电路的表达式为其中/>为所述目标解耦电路对应的酉算子的共轭转置，/>为所述目标学习电路对应的酉算子的共轭转置。
54.根据权利要求49-51中任一项所述的装置，其中，所述差距信息为所述第一输出态和所述第二输出态之间的迹距离；或者，
所述差距信息为所述第一输出态和所述第二输出态之间的保真度。
55.一种电子设备，包括：
至少一个处理器；以及
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行权利要求1-20中任一项所述的方法。
56.一种量子计算设备，包括：
至少一个量子处理单元QPU；
存储器，耦合到所述至少一个QPU并用于存储可执行指令，
所述指令被所述至少一个量子处理单元执行，以使所述至少一个量子处理单元能够执行权利要求21-27中任一项所述的方法。
57.一种存储有计算机指令的非瞬时计算机可读存储介质，其中，所述计算机指令用于使所述计算机执行根据权利要求1-27中任一项所述的方法。
58.一种计算机程序产品，包括计算机程序，所述计算机程序在被处理器执行时实现根据权利要求1-27中任一项所述的方法。
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