CN116466223A - 一种基于新型bist的fpga逻辑资源测试方法及其结构 - Google Patents

Abstract

本发明涉及集成电路技术领域，特别涉及一种基于新型BIST的FPGA逻辑资源测试方法及其结构，包括如下步骤：确定待测FPGA内部资源的被测模块BUT和比较模块BUC；基于硬件描述语言设计BIST电路结构，即：通过FPGA的EDA设计软件，基于硬件描述语言分别设计BIST电路的测试向量产生器TPG、被测模块BUT、比较模块BUC和输出响应分析器ORA四个模块；约束被测模块BUT和比较模块BUC模块，即：基于FPGA的EDA设计软件，对被测模块BUT和比较模块BUC进行位置约束；生成和下载比特流文件并进行实装板级测试验证。本发明用于解决现有FPGA内部资源测试效率低、测试配置次数过多和内建自测试结构复杂、TPG生成的测试序列不随机或随机但不能覆盖全地址以及通用性不强等问题。

Description

一种基于新型BIST的FPGA逻辑资源测试方法及其结构

技术领域

本发明涉及集成电路技术领域，特别涉及一种基于新型BIST的FPGA逻辑资源测试方法及其结构。

背景技术

FPGA(FieldProgrammableGateArray，现场可编程门阵列)经过多年的发展已经实现了多种不同应用，极大程度方便了人们的生活。但是，由于其复杂度和集成度的日益增加，FPGA可靠性这个问题已经无法回避。而在对可靠性要求较高的医疗，国防，航空领域，这个问题更应该值得重视。在该问题上随之发展起来的FPGA测试在面对日益增加的复杂度和集成度时，尽管已经发展出多种技术，但是带来的问题却是测试时间和测试成本的大幅增加。有资料显示，目前FPGA开发成本中，测试成本已占到50％以上。针对该种情况，目前的应对方法是在设计阶段就开始考虑可测性问题，从而在成品阶段降低测试难度和费用。基于这种思想，目前FPGA测试技术蓬勃发展。在该基础上，研究出一种相对低廉又简单可靠的测试系统也势在必行。

传统的FPGA测试方法是基于FPGA本身的逻辑资源和架构来设计相应的测试电路，并制造出测试电路接口板和测试专用插座，通过人工反复多次来完成测试。这种方法具体为通过硬件描述语言代码完成FPGA内部电路的配置并生成位流文件，然后由EDA(ElectronicDesignAutomation，电子设计自动化)软件将位流文件下载至FPGA中，接着通过接口板上外围电路或者自动测试设备来产生相应的测试激励，最后通过数码管或自动测试设备输出来判断测试响应是否正确。整个流程复杂并且需要通过人工来实现，而完成FPGA全部逻辑资源的测试需要经过反复多次上述流程，所以这种方法不仅耗时长，而且成本也高。故此本发明设计一种基于新型BIST(Built-inSelfTest，内建自测试)的FPGA逻辑资源测试方法，是在原有FPGA测试电路的基础上嵌入BIST电路来完成对应测试已解决上述问题。

发明内容

本发明目的在于提供一种基于新型BIST的FPGA逻辑资源测试方法及其结构，用于解决现有FPGA内部资源测试效率低、测试配置次数过多和内建自测试结构复杂、TPG生成的测试序列不随机或随机但不能覆盖全地址以及通用性不强等问题。

为解决上述技术问题，本发明提供了一种基于新型BIST的FPGA逻辑资源测试方法，包括如下步骤：

步骤一、确定待测FPGA内部资源的被测模块BUT和比较模块BUC；

步骤二、基于硬件描述语言设计BIST电路结构，即：通过FPGA的EDA设计软件，基于硬件描述语言分别设计BIST电路的测试向量产生器TPG、被测模块BUT、比较模块BUC和输出响应分析器ORA四个模块；

步骤三、约束被测模块BUT和比较模块BUC模块，即：基于FPGA的EDA设计软件，对被测模块BUT和比较模块BUC进行位置约束；

步骤四、生成和下载比特流文件并进行实装板级测试验证，根据信号的信号灯亮灭判断输出结果。

优选的，所述步骤一中的所述被测模块BUT为可编程逻辑块CLB、互连资源IR、输入输出块IOB或块存储器BRAM，且保证比较模块BUC与被测模块BUT的结构相一致。

优选的，当确定所述被测模块BUT为可编程逻辑块CLB内部6输入1输出的被测查找表LUT时，即：被测模块BUT为查找表LUT，比较模块BUC为另一相同的查找表LUT。

优选的，所述基于硬件描述语言设计的测试向量产生器TPG为改进的线性移位寄存器，所述改进的线性移位寄存器包括移位寄存器一、移位寄存器二、移位寄存器三、移位寄存器四、异或门一、异或门二和或非门；所述移位寄存器一的输出端Q和异或门二的输出端分别作为输入信号连接到异或门一的二输入端口，异或门一的输出端连接到移位寄存器二的输入端D，移位寄存器二的输出端Q连接到移位寄存器三的输入端D，移位寄存器三的输出端Q连接到移位寄存器四的输入端D，移位寄存器一的输出端Q、移位寄存器二的输出端Q和移位寄存器三的输出端Q分别连接到或非门的三输入端口，移位寄存器四的输出端Q和或非门的输出端分别连接到异或门二的二输入端口。可实现全地址的伪随机遍历，覆盖地址从000000到111111，共计64个地址。

优选的，所述基于硬件描述语言设计的输出响应分析器ORA为两输入的比较器。

优选的，所述步骤三中当对其内部含有10000个查找表LUT的某一型号FPGA器件进行约束时，包括如下步骤：

步骤a)、将被测的10000个查找表LUT上下均等分，上半部分为被测模块BUT，下半部分为比较模块BUC；

步骤b)、第一次进行内建自测试时，只覆盖8000个查找表LUT，其中在约束被测模块BUT时使用上半部分的全部5000个查找表LUT，在约束比较模块BUC时使用下半部分的3000个查找表LUT，剩余资源为BIST其他电路模块提供布局布线空间；

步骤c)、第二次进行内建自测试时，将上述被测模块BUT和比较模块BUC位置调换，能够实现10000个查找表LUT的100％测试覆盖率。

优选的，所述步骤四的具体过程为：

通过FPGA的EDA设计软件自动生成比特流文件，通过JTAG接口下载到实装板级FPGA器件中；

在所有的资源测试中，实装板级只需要三个端口即可完成覆盖率测试，即分别为一个输入时钟端口、一个复位端口和一个输出监测端口；通过输出监测端口的电平高低判断测试的逻辑资源是否存在故障：

当处于复位阶段时，输出监测端口为高电平；

当处于测试阶段时，若被测模块BUT和比较模块BUC均无故障，输出监测端口则为低电平，输出结果0，信号的信号灯亮；若被测模块BUT或比较模块BUC存在故障，输出监测端口则为高电平，输出结果1，信号的信号灯灭。

本发明还提供了如下技术方案：一种基于新型BIST的FPGA逻辑资源测试的电路结构，使用上述所述的一种基于新型BIST的FPGA逻辑资源测试方法进行测试，包括：

测试向量产生器TPG，用于在FPGA内部产生全地址的伪随机测试序列，为被测模块BUT和比较模块BUC提供全地址且伪随机输入的测试向量；

被测模块BUT，为待测试的FPGA内部资源；

比较模块BUC，为与被测模块BUT使用结构相同的其他FPGA内部资源；

输出响应分析器ORA，为被测模块BUT和比较模块BUC输出提供比较判断结果。

本发明和现有技术相比，具有以下有益效果：

1、本发明方法通过设计新型BIST电路结构，新增了比较模块BUC，弱化了ORA电路设计，有效实现了FPGA内部资源模块的自测试，且针对任一资源模块，经历2次测试遍历即可达到100％覆盖率。与现有的BIST电路结构相比，无需设计复杂的ORA电路结构，只需要判断BUT和BUC输出是否一致即可，具有测试设计时间短、通用性强、速度快捷、成本低等优点。

2、本发明方法通过设计新型TPG电路结构，使其可以输出覆盖全地址的伪随机序列。与现有的基于计数器的TPG相比，输出具有很好的伪随机性，测试过程更加接近真实结果；与现有的基于LFSR(LinearFeedback ShiftRegister，线性反馈移位寄存器)的TPG相比，输出能够遍历到全0地址，保证测试结果的准确性和全面性。

附图说明

图1为本发明的基于新型BIST的测试流程图。

图2为本发明的新型BIST电路原理图。

图3为本发明的基于新型BIST的LUT测试原理图。

图4为本发明的改进的线性移位寄存器的电路图。

图中：1-测试向量产生器TPG、101-移位寄存器一、102-移位寄存器二、103-移位寄存器三、104-移位寄存器四、105-异或门一、106-异或门二、107-或非门、2-被测模块BUT、3-比较模块BUC、4-输出响应分析器ORA。

具体实施方式

以下结合附图和具体实施例对本发明作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

如图1所示，本发明的实施例具体提供了一种基于新型BIST的FPGA逻辑资源测试方法，包括如下步骤：确定待测FPGA内部资源的被测模块BUT和BUC、基于硬件描述语言设计BIST电路结构、约束BUT和BUC模块、生成比特流文件并进行实装板级测试验证四个步骤，最终实现FPGA资源覆盖测试。

如图2所示，基于新型BIST的FPGA逻辑资源测试的电路结构包含TPG(TestPatternGenerator，测试向量产生器)、BUT(BlockUnderTest，被测模块)、BUC(BlockUnderCompare，比较模块)和ORA(OutputResponse Analyzer，输出响应分析器)四个模块。其中，测试向量产生器TPG1用于在FPGA内部产生全地址的伪随机测试序列，为被测模块BUT2和比较模块BUC3提供全地址且伪随机输入的测试向量。被测模块BUT2和比较模块BUC3均为待测试的FPGA内部资源块，且结构相同。输出响应分析器ORA4用于分析比较被测模块BUT2和比较模块BUC3的最终输出结果。这种方法通过硬件设计电路在FPGA内部产生伪随机测试序列从而避免了自动测试设备的使用，减小了测试费用。并且输出测试响应的数据处理也是在FPGA内部由输出响应分析器ORA4电路完成，提高了数据处理速度。测试过程中，只需要将被测模块BUT2和比较模块BUC3进行一次交替，即可实现两次配置完成100％覆盖FPGA内部被测资源模块。

本发明实施例中确定待测FPGA内部资源的被测模块BUT2和BUC的步骤具体实施为：确定FPGA内部待测BUT，可以是CLB(Configurationable LogicBlock，可编程逻辑块)、IR(InterconnectResource，互连资源)、IOB(InputOutputBlock，输入输出块)、BRAM(BlockRAM，块存储器)等，比较模块BUC3和待测BUT一致即可。

本发明实施例中基于硬件描述语言设计BIST电路结构的步骤具体实施为：通过FPGA的EDA设计软件，基于硬件描述语言分别设计BIST电路的测试向量产生器TPG1、被测模块BUT2、比较模块BUC3和输出响应分析器ORA4四个模块。如图3所示，为了更加详细描述，下面以CLB内部6输入1输出的被测LUT(LookUpTable，查找表)模块具体说明。其中，BUT模块即为LUT；BUC模块为另一相同的LUT。

基于硬件描述语言设计的TPG为改进的线性移位寄存器，具体实现结构如图4所示，改进的线性移位寄存器包括移位寄存器一101、移位寄存器二102、移位寄存器三103、移位寄存器四104、异或门一105、异或门二106和或非门107；移位寄存器一101的输出端Q和异或门二106的输出端分别作为输入信号连接到异或门一105的二输入端口，异或门一105的输出端连接到移位寄存器二102的输入端D，移位寄存器二102的输出端Q连接到移位寄存器三103的输入端D，移位寄存器三103的输出端Q连接到移位寄存器四104的输入端D，移位寄存器一101的输出端Q、移位寄存器二102的输出端Q和移位寄存器三103的输出端Q分别连接到或非门107的三输入端口，移位寄存器四104的输出端Q和或非门107的输出端分别连接到异或门二106的二输入端口。可实现全地址的伪随机遍历，可以为BUT和BUC提供全地址的随机输入，覆盖地址从000000到111111，共计64个地址，保证了100％输入覆盖率；基于硬件描述语言设计的ORA模块为两输入的比较器，判断从BUT和BUC输出的结果是否一致。FPGA内部其他资源测试与LUT类似。

本发明实施例中约束BUT和BUC模块的步骤具体实施为：为了100％覆盖被测模块，需要对BUT和BUC进行约束，还是以被测LUT为例。针对一特定型号FPGA器件，其内部含有10000个LUT模块，受布局布线影响，无法一次实现BUT和BUC各占5000个LUT测试覆盖。为了实现100％覆盖测试，将被测的10000个LUT上下均等分，上半部分为BUT，下半部分为BUC。第一次进行内建自测试时，只覆盖8000个LUT，其中约束BUT使用上半部分的全部5000个LUT，约束BUC使用下半部分的3000个，剩余资源为BIST其他电路模块提供布局布线空间。第二次进行内建自测试时，将上述BUT和BUC位置调换，可实现10000个LUT的100％测试覆盖率。即通过合理约束BUT和BUC，两次遍历测试即可实现全覆盖。FPGA内部其他资源约束与LUT类似。

本发明实施例中生成比特流文件并进行实装板级测试验证的步骤具体实施为：经过上述的内建自测试电路设计和布局布线的约束，通过FPGA的EDA设计软件自动生成比特流文件，通过JTAG接口下载到实装板级FPGA器件中。在所有的资源测试中，实装板级只需要三个端口即可完成覆盖率测试，一个输入时钟端口，一个复位端口和一个输出监测端口。通过监测输出端口的电平高低判断测试的逻辑资源是否存在故障，在复位阶段，输出端口为高电平。测试阶段，若BUT和BUC均无故障，输出端口则为低电平；若BUT或BUC存在故障，输出端口则为高电平。

本发明的目的是解决现有FPGA内部资源测试效率低、测试覆盖率低、通用性不强、BIST电路结构复杂且不具备随机、全地址覆盖等问题，且用三个端口即可覆盖到所有测试资源，有效改善和提高FPGA资源测试效率和测试覆盖率。与现有技术相比，通过设计新型的BIST电路结构对FPGA内部资源进行自测试，提出了新型TPG电路结构，新增了比较模块BUC3，弱化了ORA电路设计，针对FPGA内部不同资源，具有测试效率高、配置次数少、BIST结构简单、通用性强等优点，有效提高了FPGA资源测试效率和测试覆盖率。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (8)

1.一种基于新型BIST的FPGA逻辑资源测试方法，其特征在于，包括如下步骤：

步骤一、确定待测FPGA内部资源的被测模块BUT和比较模块BUC；

步骤二、基于硬件描述语言设计BIST电路结构，即：通过FPGA的EDA设计软件，基于硬件描述语言分别设计BIST电路的测试向量产生器TPG、被测模块BUT、比较模块BUC和输出响应分析器ORA四个模块；

步骤三、约束被测模块BUT和比较模块BUC模块，即：基于FPGA的EDA设计软件，对被测模块BUT和比较模块BUC进行位置约束；

步骤四、生成和下载比特流文件并进行实装板级测试验证，根据信号的信号灯亮灭判断输出结果。

2.如权利要求1所述的一种基于新型BIST的FPGA逻辑资源测试方法，其特征在于，所述步骤一中的所述被测模块BUT为可编程逻辑块CLB、互连资源IR、输入输出块IOB或块存储器BRAM，且保证比较模块BUC与被测模块BUT的结构相一致。

3.如权利要求2所述的一种基于新型BIST的FPGA逻辑资源测试方法，其特征在于，当确定所述被测模块BUT为可编程逻辑块CLB内部6输入1输出的被测查找表LUT时，即：被测模块BUT为查找表LUT，比较模块BUC为另一相同的查找表LUT。

4.如权利要求3所述的一种基于新型BIST的FPGA逻辑资源测试方法，其特征在于，所述基于硬件描述语言设计的测试向量产生器TPG为改进的线性移位寄存器，所述改进的线性移位寄存器包括移位寄存器一、移位寄存器二、移位寄存器三、移位寄存器四、异或门一、异或门二和或非门；所述移位寄存器一的输出端Q和异或门二的输出端分别作为输入信号连接到异或门一的二输入端口，异或门一的输出端连接到移位寄存器二的输入端D，移位寄存器二的输出端Q连接到移位寄存器三的输入端D，移位寄存器三的输出端Q连接到移位寄存器四的输入端D，移位寄存器一的输出端Q、移位寄存器二的输出端Q和移位寄存器三的输出端Q分别连接到或非门的三输入端口，移位寄存器四的输出端Q和或非门的输出端分别连接到异或门二的二输入端口。

5.如权利要求4所述的一种基于新型BIST的FPGA逻辑资源测试方法，其特征在于，所述基于硬件描述语言设计的输出响应分析器ORA为两输入的比较器。

6.如权利要求5所述的一种基于新型BIST的FPGA逻辑资源测试方法，其特征在于，所述步骤三中当对其内部含有10000个查找表LUT的某一型号FPGA器件进行约束时，包括如下步骤：

步骤a)、将被测的10000个查找表LUT上下均等分，上半部分为被测模块BUT，下半部分为比较模块BUC；

步骤b)、第一次进行内建自测试时，只覆盖8000个查找表LUT，其中在约束被测模块BUT时使用上半部分的全部5000个查找表LUT，在约束比较模块BUC时使用下半部分的3000个查找表LUT，剩余资源为BIST其他电路模块提供布局布线空间；

步骤c)、第二次进行内建自测试时，将上述被测模块BUT和比较模块BUC位置调换，能够实现10000个查找表LUT的100％测试覆盖率。

7.如权利要求6所述的一种基于新型BIST的FPGA逻辑资源测试方法，其特征在于，所述步骤四的具体过程为：

通过FPGA的EDA设计软件自动生成比特流文件，通过JTAG接口下载到实装板级FPGA器件中；

在所有的资源测试中，实装板级只需要三个端口即可完成覆盖率测试，即分别为一个输入时钟端口、一个复位端口和一个输出监测端口；通过输出监测端口的电平高低判断测试的逻辑资源是否存在故障：

当处于复位阶段时，输出监测端口为高电平；

当处于测试阶段时，若被测模块BUT和比较模块BUC均无故障，输出监测端口则为低电平，输出结果0，信号的信号灯亮；若被测模块BUT或比较模块BUC存在故障，输出监测端口则为高电平，输出结果1，信号的信号灯灭。

8.一种基于新型BIST的FPGA逻辑资源测试的电路结构，使用如权利要求1-7任一项所述的一种基于新型BIST的FPGA逻辑资源测试方法进行测试，其特征在于，包括：

测试向量产生器TPG，用于在FPGA内部产生全地址的伪随机测试序列，为被测模块BUT和比较模块BUC提供全地址且伪随机输入的测试向量；

被测模块BUT，为待测试的FPGA内部资源；

比较模块BUC，为与被测模块BUT使用结构相同的其他FPGA内部资源；

输出响应分析器ORA，为被测模块BUT和比较模块BUC输出提供比较判断结果。