CN116456724A - 半导体存储器装置 - Google Patents

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CN116456724A CN202310008233.5A CN202310008233A CN116456724A CN 116456724 A CN116456724 A CN 116456724A CN 202310008233 A CN202310008233 A CN 202310008233A CN 116456724 A CN116456724 A CN 116456724A
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Abstract

一种半导体存储器装置包括：第一衬底，其限定单元阵列区；模制结构，其包括按次序间隔开并且按照台阶形式堆叠在第一衬底上的多个栅电极；以及沟道孔，其限定为在垂直于第一衬底的上表面的竖直方向上穿过单元阵列区上的多个栅电极。所述装置包括沿着沟道孔的侧壁和底表面的信息储存层，信息储存层包括沿着沟道孔的侧壁和底表面的阻挡绝缘层、阻挡绝缘层上的电荷储存层和隧穿绝缘层。所述装置包括沟道孔内的信息储存层上的沟道层以及布置为填充沟道层上的沟道孔的绝缘图案。

Description

半导体存储器装置
相关申请的交叉引用
本申请要求于2022年1月17日在韩国知识产权局提交的韩国专利申请No.10-2022-0006319的优先权，该申请的内容以引用方式全文并入本文中。
技术领域
本发明构思涉及一种半导体存储器装置。
背景技术
希望或需要提高半导体装置的集成度，以满足消费者期望或要求的优异性能和低价格。在半导体装置的情况下，因为其集成度是决定产品价格的重要因素，所以特别需要提高集成度。在二维或平面(或基本上平面)半导体装置的情况下，其集成度主要由单位存储器单元占据的面积决定，因此受到精细图案形成技术水平极大的影响。
然而，由于使用或需要超昂贵的设备来减少或小型化图案，二维半导体装置的集成度正在增加，但仍受到限制。因此，已经提出了包括三维布置的存储单元的三维半导体存储器装置。
发明内容
本发明构思的一些示例实施例提供了一种其中通过形成设置在沟道孔内以具有包括氧化铪晶体的多个晶体和包围所述多个晶体的氧化硅层的电荷储存层减少或防止了电荷的损失并且提高了可靠性的半导体存储器装置。
根据本发明构思的示例实施例，一种半导体存储器装置包括：
第一衬底，其限定单元阵列区和包围所述单元阵列区的延伸区；模制结构，其包括按次序间隔开并且堆叠在所述第一衬底上的多个栅电极，所述多个栅电极按照台阶形式堆叠在所述延伸区上；以及沟道孔，其限定为在垂直于所述第一衬底的上表面的竖直方向上穿过所述单元阵列区上的所述多个栅电极。所述半导体存储器装置包括：信息储存层，其沿着所述沟道孔的侧壁和底表面，并且接触所述多个栅电极，所述信息储存层包括沿着所述沟道孔的所述侧壁和所述底表面的阻挡绝缘层、所述阻挡绝缘层上的电荷储存层以及隧穿绝缘层，所述电荷储存层具有包括球形晶体的多个晶体，所述电荷储存层包括包围所述多个晶体的第一层，所述第一层包括氧化硅，并且所述隧穿绝缘层在所述第一层上。所述半导体存储器装置包括：沟道层，其在所述沟道孔内的所述信息储存层上；以及绝缘图案，其布置为填充所述沟道层上的所述沟道孔。
根据本发明构思的示例实施例，一种半导体存储器装置包括：衬底；多个栅电极，其按次序间隔开并且堆叠在所述衬底上；块分离图案，其在所述衬底上在第一水平方向上延伸，并且在与所述第一水平方向不同的第二水平方向上分离所述多个栅电极；沟道孔，其限定为在垂直于所述第一水平方向和所述第二水平方向中的每一个的竖直方向上穿过所述衬底上的所述多个栅电极。所述半导体存储器装置包括：阻挡绝缘层，其沿着所述沟道孔的侧壁和底表面，并且接触所述多个栅电极；以及电荷储存层，其在所述沟道孔内的所述阻挡绝缘层上，所述电荷储存层具有包括限定球形的氧化铪晶体的多个晶体，所述电荷储存层包括包围所述多个晶体的第一层，所述第一层包括氧化硅，所述电荷储存层包括所述第一层上的第一势垒层。所述半导体存储器装置包括：隧穿绝缘层，其在所述沟道孔内的所述电荷储存层上。
根据本发明构思的示例实施例，一种半导体存储器装置，包括：第一衬底，其包括单元阵列区和包围所述单元阵列区的延伸区；模制结构，其包括按次序间隔开并且堆叠在所述第一衬底上的多个栅电极，所述多个栅电极按照台阶形式堆叠在所述延伸区上；块分离图案，其在所述第一衬底上在第一水平方向上延伸，并且在与所述第一水平方向不同的第二水平方向上分离所述多个栅电极；以及沟道孔，其限定为在垂直于所述第一水平方向和所述第二水平方向中的每一个的竖直方向上穿过所述单元阵列区上的所述多个栅电极。所述半导体存储器装置包括：信息储存层，其沿着所述沟道孔的侧壁和底表面并且接触所述多个栅电极，所述信息储存层包括沿着所述沟道孔的所述侧壁和所述底表面的阻挡绝缘层、所述阻挡绝缘层上的电荷储存层、以及隧穿绝缘层，所述电荷储存层具有包括限定球形的氧化铪晶体的多个晶体，所述电荷储存层包括包围所述多个晶体的第一层，所述第一层包括氧化硅，所述电荷储存层包括所述第一层上的势垒层，所述隧穿绝缘层在所述第一层上，所述多个晶体中的每一个的直径在2nm至4nm的范围内。所述半导体存储器装置包括：沟道层，其在所述沟道孔内的所述信息储存层上；绝缘图案，其布置为填充所述沟道层上的所述沟道孔；位线，其在所述多个栅电极上在所述第二水平方向上延伸；第二衬底，其在所述第一衬底下方；外围电路元件，其在所述第二衬底的上表面上；层间绝缘层，其覆盖所述第二衬底的所述上表面与所述第一衬底的下表面之间的所述外围电路元件；以及布线图案，其在所述层间绝缘层内。
然而，本发明构思的一些示例实施例不局限于上面阐述的这些。本发明构思的以上和其它示例实施例将通过参照下面提供的本发明构思的详细描述变得更清楚。
附图说明
通过参照附图详细描述示例实施例，本发明构思的以上和其它示例实施例将变得更清楚，在附图中：
图1是用于说明根据一些示例实施例的半导体存储器装置的示例框图；
图2是用于说明根据一些示例实施例的半导体存储器装置的示例电路图；
图3是用于说明根据本发明构思的一些示例实施例的半导体存储器装置的布局图；
图4是沿图3的线A-A'截取的截面图；
图5是图4的区域R的放大图；
图6、图7、图8、图9、图10、图11、图12、图13、图14和图15是根据本发明构思的一些示例实施例的用于说明用于制造半导体存储器装置的方法的中间步骤图；
图16是用于说明根据本发明构思的一些其它示例实施例的半导体存储器装置的放大图；
图17、图18、图19和图20是用于说明用于制造图16所示的半导体存储器装置的方法的中间步骤图；
图21是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图；
图22和图23是用于说明用于制造图21所示的半导体存储器装置的方法的中间步骤图；
图24是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图；
图25和图26是用于说明用于制造图24所示的半导体存储器装置的方法的中间步骤图；
图27是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图；
图28是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图；
图29是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图；
图30是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图；
图31是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图；
图32是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图；
图33是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的截面图；
图34是用于说明根据本发明构思的一些示例实施例的包括半导体存储器装置的电子系统的框图；
图35是用于说明根据本发明构思的一些示例实施例的包括半导体存储器装置的电子系统的透视图；以及
图36是沿图35的线I-I'截取的截面图。
具体实施方式
下文中，将参照图1至图5描述根据本发明构思的一些示例实施例的半导体存储器装置。
图1是用于说明根据本发明构思的一些示例实施例的半导体存储器装置的示例框图。图2是用于说明根据本发明构思的一些示例实施例的半导体存储器装置的示例电路图。图3是用于说明根据本发明构思的一些示例实施例的半导体存储器装置的布局图。图4是沿图3的线A-A'截取的截面图。图5是图4的区域R的放大图。
参照图1，根据本发明构思的一些示例实施例的半导体存储器装置10包括存储器单元阵列20和外围电路30。
存储器单元阵列20可包括多个存储器单元块BLK1至BLKn。存储器单元块BLK1至BLKn中的每一个可包括多个存储器单元。存储器单元阵列20可通过位线BL、字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接至外围电路30。具体地说，存储器单元块BLK1至BLKn可通过字线WL、串选择线SSL和地选择线GSL连接至行解码器33。此外，存储器单元块BLK1至BLKn可通过位线BL连接至页缓冲器35。
外围电路30可从半导体存储器装置10之外接收地址ADDR、命令CMD和控制信号CTRL，并且可将数据DATA发送至半导体存储器装置10的外部装置和从半导体存储器装置10的外部装置接收数据DATA。外围电路30可包括控制逻辑37、行解码器33和页缓冲器35。虽然未示出，但是外围电路30还可包括各种子电路，诸如输入/输出电路、产生半导体存储器装置10的操作所需的各种电压的电压生成电路、和用于校正从存储器单元阵列20读取的数据DATA的错误的错误校正电路。
控制逻辑37可连接至行解码器33、输入/输出电路和电压生成电路。控制逻辑37可控制半导体存储器装置10的整体操作。控制逻辑37可响应于控制信号CTRL生成半导体存储器装置10内使用的各种内部控制信号。例如，当执行诸如编程操作或擦除操作的存储器操作时，控制逻辑37可调整提供至字线WL和位线BL的电压电平。
行解码器33可响应于地址ADDR选择多个存储器单元块BLK1至BLKn中的至少一个，并且可选择选择的存储器单元块BLK1至BLKn的至少一条字线WL、至少一条串选择线SSL和至少一条地选择线GSL。此外，行解码器33可将用于执行存储器操作的电压传递至选择的存储器单元块BLK1至BLKn的字线WL。
页缓冲器35可通过位线BL连接至存储器单元阵列20。页缓冲器35可作为写驱动器或读出放大器操作。具体地说，当执行编程操作时，页缓冲器35可作为写驱动器操作，并且将根据将被存储在存储器单元阵列20中的数据DATA的电压施加至位线BL。当执行读操作时，页缓冲器35可作为读出放大器操作，并且读出存储在存储器单元阵列20中的数据DATA。
参照图2，根据一些示例实施例的半导体装置的存储器单元阵列(例如，图1的20)可包括公共源极线CSL、多条位线BL和多个单元串CSTR。
公共源极线CSL可在第一水平方向DR1上延伸。在一些示例实施例中，多个公共源极线CSL可二维布置。例如，多个公共源极线CSL可彼此间隔开，并且各自在第一水平方向DR1上延伸。相同或基本相同的电压可电施加至公共源极线CSL，或者不同电压可施加至公共源极线CSL，并且公共源极线CSL可被分开控制。
多个位线BL可二维布置。例如，位线BL彼此间隔开，并且各自可在与第一水平方向DR1交叉的第二水平方向DR2上延伸。多个单元串CSTR可与每条位线BL并联连接。单元串CSTR可共同连接至公共源极线CSL。也就是说，多个单元串CSTR可设置在位线BL与公共源极线CSL之间。
每个单元串CSTR可包括连接至公共源极线CSL的地选择晶体管GST、连接至位线BL的串选择晶体管SST、以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。每个存储器单元晶体管MCT可包括数据储存元件。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可串联连接。
公共源极线CSL可共同连接至地选择晶体管GST的源极。另外，地选择线GSL、多个字线WL11至WL1n和WL21至WL2n、以及串选择线SSL可设置在公共源极线CSL与位线BL之间。地选择线GSL可用作地选择晶体管GST的栅电极，字线WL11至WL1n和WL21至WL2n可用作存储器单元晶体管MCT的栅电极，并且串选择线SSL可用作串选择晶体管SST的栅电极。
在一些示例实施例中，擦除控制晶体管ECT可设置在公共源极线CSL与地选择晶体管GST之间。公共源极线CSL可共同连接至擦除控制晶体管ECT的源极。此外，擦除控制线ECL可设置在公共源极线CSL与地选择线GSL之间。擦除控制线ECL可用作擦除控制晶体管ECT的栅电极。擦除控制晶体管ECT可生成栅致漏极泄漏(GIDL)，以执行存储器单元阵列的擦除操作。
参照图3至图5，根据一些示例实施例的半导体存储器装置包括第一衬底100、源极结构105、支承层103、第一模制结构MS1、第二模制结构MS2、沟道结构CH、块分离图案WLC、第一层间绝缘层至第四层间绝缘层181、182、183和184、位线BL、位线接触件190、第二衬底200、外围电路元件PT、第五层间绝缘层201、布线图案202和绝缘衬垫203。
例如，第一衬底100可包括半导体衬底，诸如硅衬底、锗衬底、硅锗衬底等。可替换地，第一衬底100可包括绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底等。在一些示例实施例中，第一衬底100可包括杂质。例如，第一衬底100可包括n型杂质(例如，磷(P)、砷(As)等)。第一衬底100可包括单元阵列区I和延伸区I I。
包括多个存储器单元的存储器单元阵列(例如，图1的20)可形成在单元阵列区I中。例如，下面将描述的沟道结构CH、位线BL、多个栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL等可设置在单元阵列区I中。延伸区I I可设置在单元阵列区I周围。下面将描述的多个栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL可按照台阶形式在延伸区I I中堆叠。
源极结构105可设置在第一衬底100的上表面上。源极结构105可设置在第一衬底100的上表面与模制结构MS1和MS2之间。例如，源极结构105可沿着第一衬底100的上表面延伸。源极结构105可设为例如半导体存储器装置的公共源极线(图2的CSL)。
支承层103可设置在源极结构105上。支承层103可设置在源极结构105与模制结构MS 1和MS2之间。支承层103可用作在用于形成源极结构105的置换处理中用于抑制或防止模制堆叠件倒塌或掉落的支承层。例如，源极结构105和支承层103中的每一个可包括掺杂杂质的多晶硅或金属。然而，示例实施例不限于此。
模制结构MS1和MS2可设置在支承层103上。模制结构MS 1和MS2可包括堆叠在第一衬底100上的多个栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL和多个模制绝缘层110。
栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的每一个和每个模制绝缘层110可具有平行于第一衬底100的上表面延伸的分层结构。栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL和模制绝缘层110可交替地堆叠在第一衬底100上。
在一些示例实施例中，模制结构MS1和MS2可包括按次序堆叠在第一衬底100上的第一模制结构MS1和第二模制结构MS2。
第一模制结构MS1可包括按次序间隔开并且堆叠在第一衬底100上的多个第一栅电极ECL、GSL和WL11至WL1n。第一栅电极ECL、GSL和WL11至WL1n和模制绝缘层110可交替地堆叠在第一衬底100上。在一些示例实施例中，第一栅电极ECL、GSL和WL11至WL1n可包括按次序堆叠在第一衬底100上的擦除控制线ECL、地选择线GSL和多条第一字线WL11至WL1n。在一些其它示例实施例中，可省略擦除控制线ECL。
第二模制结构MS2可包括按次序间隔开并且堆叠在第一模制结构MS1上的第二栅电极WL21至WL2n和SSL。第二栅电极WL21至WL2n、SSL和模制绝缘层110可交替地堆叠在第一模制结构MS1上。在一些示例实施例中，第二栅电极WL21至WL2n、SSL可包括按次序堆叠在第一模制结构MS1上的多条第二字线WL21至WL2n和串选择线SSL。例如，设置在第二模制结构MS2最下面的部分的模制绝缘层110的厚度可大于其它模制绝缘层110的厚度。然而，示例实施例不限于此。
栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL各自可包括导电材料。例如，栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL可包括诸如钨(W)、钴(Co)和镍(Ni)的金属或诸如硅的半导体材料。然而，示例实施例不限于此。
模制绝缘层110可包括绝缘材料。例如，模制绝缘层110可包括氧化硅、氮化硅和氧氮化硅中的至少一种，但是示例实施例不限于此。
第一层间绝缘层181可设置在第一衬底100上。第一层间绝缘层181可覆盖模制结构MS 1和MS2。第二层间绝缘层182可设置在第一层间绝缘层181上。例如，第一层间绝缘层181和第二层间绝缘层182中的每一个可包括氧化硅、氧氮化硅和介电常数小于氧化硅的介电常数的低介电常数(低k)材料中的至少一种。然而，示例实施例不限于此。
块分离图案WLC可在第一水平方向DR1上延伸。块分离图案WLC可在垂直于第一水平方向DR1和第二水平方向DR2中的每一个的竖直方向DR3上穿过第一层间绝缘层181、模制结构MS1和MS2、支承层103和源极结构105中的每一个。例如，块分离图案WLC可延伸至第一衬底100。
块分离图案WLC可在第二水平方向DR2上分离第一层间绝缘层181、模制结构MS1和MS2、支承层103和源极结构105中的每一个。也就是说，块分离图案WLC可在第二水平方向DR2上分离多个栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL。
通过块分离图案WLC分离的模制结构MS1和MS2可形成多个存储器单元块(图1的BLK1至BLKn)。多个沟道结构CH可设置在存储器单元块(图1的BLK1至BLKn)中的每一个中。设置在存储器单元块(图1的BLK1至BLKn)中的每一个中的沟道结构CH的数量不限于图3所示的，而是可变化。例如，块分离图案WLC可包括氧化硅、氮化硅和氧氮化硅中的至少一种，但是示例实施例不限于此。
沟道孔CHH可在竖直方向DR3上穿过第一层间绝缘层181、模制结构MS1和MS2、支承层103和源极结构105中的每一个。沟道孔CHH可延伸至第一衬底100中。沟道结构CH可设置在沟道孔CHH内。沟道结构CH可具有在竖直方向DR3上延伸的柱形(例如，圆柱形)。沟道结构CH可与多个栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的每一个交叉。
在一些示例实施例中，多个沟道结构CH可按照z字形布置。例如，如图3所示，多个沟道结构CH可在第一水平方向DR1和第二水平方向SR2上交替布置。按照z字形布置的多个沟道结构CH还可提高半导体存储器装置的集成度。在一些示例实施例中，多个沟道结构CH可按照蜂窝形布置。
虽然图3示出了多个沟道结构CH仅设置在单元阵列区I中，但是这仅是为了便于说明。例如，为了减小施加至模制结构MS1和MS2的应力，形状与沟道结构CH的形状类似的伪沟道结构可设置在延伸区I I的模制结构MS1和MS2中。所述伪沟道结构可在竖直方向DR3上延伸，并且穿过第一层间绝缘层181和模制结构MS1和MS2。
沟道结构CH可包括信息储存层120、沟道层130、绝缘图案140和位线焊盘145。
信息储存层120可沿着沟道孔CHH的侧壁和底表面设置。信息储存层120可接触多个栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的每一个。例如，信息储存层120可被源极结构105分离。然而，示例实施例不限于此。信息储存层120可包括阻挡绝缘层150、电荷储存层160和隧穿绝缘层168。
阻挡绝缘层150可沿着沟道孔CHH的侧壁和底表面设置。阻挡绝缘层150可接触多个栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL中的每一个。例如，阻挡绝缘层150可包括氧化硅或介电常数高于氧化硅的介电常数的高介电常数材料(例如，氧化铝(Al2O3)、氧化铪(HfO2))，但是示例实施例不限于此。
电荷储存层160可设置在沟道孔CHH内的阻挡绝缘层150上。电荷储存层160可包括多个晶体171、第一层172和第一势垒层173。第一层172可设置在沟道孔CHH内的阻挡绝缘层150上。例如，第一层172可包括氧化硅。例如，第一层172的厚度t 1可在4nm至8nm的范围内(或者厚度更大或更小)。
多个晶体171可设置在第一层172内。也就是说，第一层172可包围多个晶体171。多个晶体171中的每一个可包括球形晶体。例如，多个晶体171中的每一个可彼此间隔开。然而，示例实施例不限于此。在一些其它示例实施例中，多个晶体171中的每一个的至少一部分可彼此接触。
例如，多个晶体171可沿着阻挡绝缘层150的侧壁按照两行设置。例如，多个晶体171包括沿着阻挡绝缘层150的侧壁设置的第一多个晶体、沿着隧穿绝缘层168的侧壁设置的第二多个晶体。例如，第二多个晶体中的每一个可与第一多个晶体中的每一个间隔开。
例如，第一多个晶体与阻挡绝缘层150间隔开，第二多个晶体与第一势垒层173间隔开。然而，示例实施例不限于此。在一些其它示例实施例中，第一多个晶体的至少一部分可接触阻挡绝缘层150。此外，第二多个晶体的至少一部分可接触第一势垒层173。
多个晶体171中的每一个的直径d可在2nm至4nm的范围内(或者厚度更大或更小)。例如，多个晶体171中的每一个可包括球形氧化铪晶体。
第一势垒层173可设置在沟道孔CHH内的第一层172上。第一势垒层173可包括金属氧化物。第一势垒层173可包括具有比第一层172的材料的带隙更大的带隙的材料。例如，第一势垒层173可包括氧化铝、氧化镁等。
隧穿绝缘层168可设置在沟道孔CHH内的第一势垒层173上。例如，隧穿绝缘层168可包括氧化硅或介电常数高于氧化硅的介电常数的高介电常数材料(例如，氧化铝(Al2O3)、氧化铪(HfO2))，但是示例实施例不限于此。
沟道层130设置在沟道孔CHH内的信息储存层120上。也就是说，沟道层130可设置在沟道孔CHH内的隧穿绝缘层168上。例如，沟道层130可接触在沟道孔CHH内延伸的源极结构105。例如，沟道层130可包括诸如单晶硅、多晶硅、有机半导体和碳纳米结构的半导体材料，但是示例实施例不限于此。
绝缘图案140可填充沟道层130上的沟道孔CHH。例如，绝缘图案140可包括氧化硅、氧氮化硅和低介电常数材料中的至少一种，但是示例实施例不限于此。
位线焊盘145可设置在信息储存层120、沟道层130和绝缘图案140中的每一个上。位线焊盘145可接触信息储存层120、沟道层130和绝缘图案140中的每一个的上表面。例如，位线焊盘145的上表面可与第二模制结构MS2的上表面形成在相同平面上。然而，示例实施例不限于此。位线焊盘145可包括导电材料。例如，位线焊盘145可包括掺有杂质的半导体材料。
第三层间绝缘层183可设置在第二层间绝缘层182上。例如，第三层间绝缘层183可包括氧化硅、氧氮化硅和介电常数低于氧化硅的介电常数的低介电常数(低k)材料中的至少一种，但是示例实施例不限于此。
位线BL可设置在第三层间绝缘层183上。位线BL可在第二水平方向DR2上延伸。位线BL可电连接至多个沟道结构CH中的至少一个。位线接触件190在竖直方向DR3上穿过第二层间绝缘层182和第三层间绝缘层183。位线接触件190可将多个沟道结构CH中的任一个与位线BL电连接。位线BL和位线接触件190中的每一个可包括导电材料。
第四层间绝缘层184可设置在位线BL上。例如，第四层间绝缘层184可包括氧化硅、氧氮化硅和介电常数低于氧化硅的介电常数的低介电常数(低k)材料中的至少一种，但是示例实施例不限于此。
例如，外围电路区可设置在第一衬底100的下表面上。外围电路区可包括第二衬底200、外围电路元件PT、第五层间绝缘层201、布线图案202和绝缘衬垫203。
第二衬底200可设置在第一衬底100下方。例如，第二衬底200可包括诸如硅衬底、锗衬底、硅锗衬底等的半导体衬底。可替换地，第二衬底200可包括绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底等。
外围电路元件PT可设置在第二衬底200的上表面上。外围电路元件PT可为控制半导体存储器装置的操作的外围电路(例如，图1的30)。例如，外围电路元件PT可包括控制逻辑(例如，图1的37)、行解码器(例如，图1的33)、页缓冲器(例如，图1的35)等。
例如，外围电路元件PT可包括晶体管，但是示例实施例不限于此。例如，外围电路元件PT可包括诸如晶体管的各种有源元件、诸如电容器、电阻器和电感器的各种无源元件等。
第五层间绝缘层201可设置在第一衬底100的下表面与第二衬底200的上表面之间。第五层间绝缘层201可覆盖外围电路元件PT。例如，第五层间绝缘层201可包括氧化硅、氧氮化硅和介电常数低于氧化硅的介电常数的低介电常数(低k)材料中的至少一种。然而，示例实施例不限于此。
布线图案202可设置在第五层间绝缘层201内。布线图案202可电连接至外围电路元件PT。布线图案202可包括导电材料。绝缘衬垫203可设置在第五层间绝缘层201与第一衬底100的下表面之间。绝缘衬垫203可包括绝缘材料，例如，氧化硅、氮化硅和氧氮化硅中的至少一种。
在根据本公开的一些示例实施例的半导体存储器装置中，通过形成设置在沟道孔CHH内以包括包含氧化铪晶体的多个晶体171和包围多个晶体171并且包括氧化硅的第一层172的电荷储存层160，可抑制或防止电荷损失并且提高半导体存储器装置的可靠性。
下文中，将参照图4和图6至图15描述根据本发明构思的一些示例实施例的用于制造半导体存储器装置的方法。
图6至图15是用于说明根据本发明构思的一些示例实施例的用于制造半导体存储器装置的方法的中间步骤图。
参照图6，可提供包括第二衬底200、外围电路元件PT、第五层间绝缘层201、布线图案202和绝缘衬垫203的外围电路区。
接着，第一衬底100、第一牺牲层SL1和支承层103可按次序形成在绝缘衬垫203上。例如，第一牺牲层SL1可包括氧化硅、氮化硅和氧氮化硅中的至少一种。
接着，模制绝缘层110和第二牺牲层SL2可交替地堆叠，以对应于图4的第一模制结构MS1。例如，模制绝缘层110可形成在最上面的第二牺牲层SL2上。例如，第二牺牲层SL2可包括氮化硅。在这种情况下，模制绝缘层110和第二牺牲层SL2可在延伸区I I上形成为具有台阶形状。
接着，下沟道孔(CHH的下部)可形成为在竖直方向DR3上穿过模制绝缘层110、第二牺牲层SL2、支承层103和第一牺牲层SL1，并且延伸至第一衬底100的内部中。接着，在用牺牲图案(未示出)填充下沟道孔(CHH的下部)的内部之后，模制绝缘层110和第二牺牲层SL2可交替地堆叠在模制绝缘层110上。在这种情况下，模制绝缘层110和第二牺牲层SL2可形成为在延伸区I I上具有台阶形状。接着，第一层间绝缘层181可形成为覆盖模制绝缘层110和第二牺牲层SL2。
接着，上沟道孔(CHH的上部)可形成为在竖直方向DR3上与下沟道孔(CHH的下部)重叠。上沟道孔(CHH的上部)可在竖直方向DR3上穿过模制绝缘层110和第二牺牲层SL2，以暴露出下沟道孔(CHH的下部)内的牺牲图案(未示出)。然后，可去除下沟道孔(CHH的下部)内的牺牲图案(未示出)。
参照图7至图11，信息储存层120、沟道层130、绝缘图案140和位线焊盘145可按次序形成在沟道孔CHH内。
具体地说，参照图8，阻挡绝缘层150可沿着沟道孔CHH的侧壁和底表面形成。例如，可保形地形成阻挡绝缘层150。
参照图9，第一子层161和第二子层162可交替地形成在沟道孔CHH内的阻挡绝缘层150上。例如，可利用ALD(原子层沉积)工艺形成第一子层161和第二子层162中的每一个。例如，第一子层161和第二子层162中的任一个可包括氧化铪，而第一子层161和第二子层162中的另一个可包括氧化硅，但是示例实施例不限于此。
参照图10，可对交替地堆叠的第一子层(图9的161)和第二子层(图9的162)执行热处理工艺。例如，可以800℃或更高(或者，在其它示例实施例中，更低)执行热处理工艺。第一子层(图9的161)和第二子层(图9的162)可通过热处理工艺相分离(phase-separated)。因此，可形成包括球形的氧化铪晶体的多个晶体171和包围多个晶体171并且包括氧化硅的第一层172。
参照图7和图11，第一势垒层173和沟道层130可按次序形成在沟道孔CHH内的第一层172上。例如，第一势垒层173和沟道层130中的每一个可保形地形成。接着，绝缘图案140可形成在沟道层130上，以填充沟道孔CHH。接着，位线焊盘145可形成在信息储存层120、沟道层130和绝缘图案140中的每一个上。沟道结构CH可通过这种处理形成。
参照图12，第二层间绝缘层182可形成在第一层间绝缘层181上。接着，可形成在竖直方向DR3上穿过第二层间绝缘层182、第一层间绝缘层181、第二牺牲层SL2、模制绝缘层110和支承层103的阻挡分离沟槽WLT。阻挡分离沟槽WLT可在第一水平方向DR1上延伸。第一牺牲层SL1可通过阻挡分离沟槽WLT暴露。
第一牺牲层SL1随后可通过阻挡分离沟槽WLT去除。此外，沟道层130可通过去除接触第一牺牲层SL1的一部分信息储存层120暴露出。例如，第一牺牲层SL1和沟道层130可通过湿法蚀刻工艺去除。
参照图13，源极结构105可形成在去除了第一牺牲层SL1的部分中。
参照图14，第二牺牲层SL2可通过阻挡分离沟槽WLT去除。例如，第二牺牲层SL2可通过湿法蚀刻工艺去除。
参照图15，多个栅电极ECL、GSL、WL11至WL1n、WL21至WL2n和SSL可形成在去除了第二牺牲层SL2的部分中。接着，块分离图案WLC可形成在阻挡分离沟槽(图14的WLT)内。
参照图4，第三层间绝缘层183可形成在第二层间绝缘层182上。接着，可形成在竖直方向DR3上穿过第三层间绝缘层183和第二层间绝缘层182并且连接至位线焊盘145的位线接触件190。
接着，位线BL可形成在第三层间绝缘层183和位线焊盘145上。多条位线BL可形成为在第二水平方向DR2上延伸，并且彼此分离。位线BL可通过位线接触件190电连接至沟道结构CH。接着，第四层间绝缘层184可形成为覆盖位线BL。图4所示的半导体存储器装置可通过这种制造过程制造。
下文中，将参照图16描述根据本发明构思的一些其它示例实施例的半导体存储器装置。将主要描述与图3至图5所示的半导体存储器装置的不同。
图16是用于说明根据本发明构思的一些其它示例实施例的半导体存储器装置的放大图。
参照图16，在根据本发明构思的一些其它示例实施例的半导体存储器装置中，信息储存层220可包括阻挡绝缘层150、电荷储存层260和隧穿绝缘层168。电荷储存层260可包括第一多个晶体271_1、第二多个晶体271_2、第一层272、第一势垒层173和第二势垒层274。
第一多个晶体271_1和第二多个晶体271_2中的每一者可包括球形氧化铪晶体。第一层272可包围第一多个晶体271_1和第二多个晶体271_2中的每一个。
第二势垒层274可设置在第一多个晶体271_1和第二多个晶体271_2之间。也就是说，第二势垒层274可设置在包围第一多个晶体271_1的第一层272与包围第二多个晶体271_2的第一层272之间。
第二势垒层274可与第一层272包括不同的材料。第二势垒层274可比第一层272包括带隙更小的材料。此外，第二势垒层274可包括比第一多个晶体271_1和第二多个晶体271_2中的每一个带隙更大的材料。例如，第二势垒层274可包括氮化硅。在一些其它示例实施例中，例如，第二势垒层274可包括氧氮化硅、碳氮化硅和氧碳氮化硅中的至少一种，但是示例实施例不限于此。
包围第一多个晶体271_1的第一层272和包围第二多个晶体271_2的第一层272的厚度t2可在例如2nm至4nm的范围内(或者厚度更大或更小)。
下文中，将参照图17至图20描述用于制造图16所示的半导体存储器装置的方法。将主要描述与用于制造图6至图15所示的半导体存储器装置的方法的不同。
参照图17，在执行图5至图8所示的制造工艺之后，第一子层161和第二子层162可在沟道孔CHH内交替地形成在阻挡绝缘层150上。
参照图18，可对交替地堆叠的第一子层(图17的161)和第二子层(图17的162)执行热处理工艺。第一子层(图17的161)和第二子层(图17的162)可通过热处理工艺相分离。因此，可形成包括球形的氧化铪晶体的第一多个晶体271_1和包围第一多个晶体271_1并且包括氧化硅的第一层272。
参照图19，第二势垒层274可形成在沟道孔CHH内的第一层272上。接着，第一子层161和第二子层162可交替地形成在沟道孔CHH内的第二势垒层274上。
参照图20，可对交替地堆叠的第一子层(图19的161)和第二子层(图19的162)执行热处理工艺。第一子层(图19的161)和第二子层(图19的162)可通过热处理工艺相分离。因此，可形成包括球形的氧化铪晶体的第二多个晶体271_2和包围第二多个晶体271_2并且包括氧化硅的第一层272。接着，图16所示的半导体存储器装置可通过执行图11至图15所示的制造过程来制造。
下文中，将参照图21说明根据本发明构思的一些其它示例实施例的半导体存储器装置。将主要描述与图3至图5所示的半导体存储器装置的不同。
图21是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图。
参照图21，在根据本发明构思的一些其它示例实施例的半导体存储器装置中，信息储存层320可包括阻挡绝缘层150、电荷储存层360和隧穿绝缘层168。电荷储存层360可包括多个晶体371、第一层372、第一势垒层173、界面层374和第二层375。
第二层375可设置在第一层372与阻挡绝缘层150之间。例如，第二层375可包括氮化硅。多个晶体371和包围多个晶体371的第一层372可设置在第二层375和第一势垒层173之间。第一层372的厚度t2可在例如2nm至4nm的范围内(或者厚度更大或更小)。界面层374可设置在第一层372和第二层375之间的边界处。界面层374可包括例如氧氮化硅。
下文中，将参照图22和图23描述用于制造图21所示的半导体存储器装置的方法。将主要描述与用于制造图6至图15所示的半导体存储器装置的方法的不同之处。
图22和图23是用于说明用于制造图21所示的半导体存储器装置的方法的中间步骤图。
参照图22，在执行图5至图8所示的制造过程之后，第二层375可形成在沟道孔CHH内的阻挡绝缘层150上。接着，第一子层161和第二子层162可交替地形成在沟道孔CHH内的第二层375上。
参照图23，可对交替地堆叠的第一子层(图22的161)和第二子层(图22的162)执行热处理工艺。第一子层(图22的161)和第二子层(图22的162)可通过热处理工艺相分离。因此，可形成包括球形的氧化铪晶体的多个晶体371和包围所述多个晶体371和包括氧化硅的第一层372。此外，界面层374可通过热处理工艺形成在第一层372和第二层375之间。接着，可执行图11至图15所示的制造过程，以制造图21所示的半导体存储器装置。
下文中，将参照图24描述根据本公开的一些其它示例实施例的半导体存储器装置。将主要描述与图3至图5所示的半导体存储器装置的不同之处。
图24是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图。
参照图24，在根据本公开的一些其它示例实施例的半导体存储器装置中，信息储存层420可包括阻挡绝缘层150、电荷储存层460和隧穿绝缘层168。电荷储存层460可包括多个晶体471、第一层472、第一势垒层173和第二层475。
第二层475可设置在第一层472和第一势垒层173之间。第二层475可包括例如氮化硅。多个晶体471和包围多个晶体471的第一层472可设置在阻挡绝缘层150和第二层475之间。第二层475可接触第一层472。第一层472的厚度t2可在例如2nm至4nm的范围内(或者厚度更大或更小)。
下文中，将参照图25和图26描述用于制造图24所示的半导体存储器装置的方法。将主要描述与用于制造图6至图15所示的半导体存储器装置的方法的不同之处。
图25和图26是用于说明用于制造图24所示的半导体存储器装置的方法的中间步骤图。
参照图25，在执行图5至图8所示的制造过程之后，第一子层161和第二子层162可交替地形成在沟道孔CHH内的阻挡绝缘层150上。
参照图26，可对交替地堆叠的第一子层(图25的161)和第二子层(图25的162)执行热处理工艺。第一子层(图25的161)和第二子层(图25的162)可通过热处理工艺相分离。因此，可形成包括球形的氧化铪晶体的多个晶体471和包围多个晶体471并且包括氧化硅的第一层472。
接着，在第二层475形成在沟道孔CHH内的第一层472上之后，可执行图11至图15所示的制造过程以制造图24所示的半导体存储器装置。
下文中，将参照图27描述根据本发明构思的一些其它示例实施例的半导体存储器装置。将主要描述与图24所示的半导体存储器装置的不同之处。
图27是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图。
参照图27，在根据本发明构思的一些其它示例实施例的半导体存储器装置中，信息储存层520可包括阻挡绝缘层150、电荷储存层560和隧穿绝缘层168。电荷储存层560可包括多个晶体471、第一层472、第一势垒层173、界面层574和第二层475。界面层574可设置在第一层472和第二层475之间的边界处。界面层574可包括例如氧氮化硅。
下文中，将参照图28描述根据本发明构思的一些其它示例实施例的半导体存储器装置。将主要描述与图3至图5所示的半导体存储器装置的不同之处。
图28是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图。
参照图28，在根据本发明构思的又一些其它示例实施例的半导体存储器装置中，信息储存层620可包括阻挡绝缘层150、电荷储存层660和隧穿绝缘层168。电荷储存层660可包括多个晶体171和第一层172。第一层172可接触隧穿绝缘层168。
下文中，将参照图29描述根据本发明构思的一些其它示例实施例的半导体存储器装置。将主要描述与图16所示的半导体存储器装置的不同之处。
图29是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图。
参照图29，在根据本发明构思的一些其它示例实施例的半导体存储器装置中，信息储存层720可包括阻挡绝缘层150、电荷储存层760和隧穿绝缘层168。电荷储存层760可包括第一多个晶体271_1、第二多个晶体271_2、第一层272和第二势垒层274。包围第二多个晶体271_2的第一层272可接触隧穿绝缘层168。
下文中，将参照图30描述根据本发明构思的一些其它示例实施例的半导体存储器装置。将主要描述与图21所示的半导体存储器装置的不同之处。
图30是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图。
参照图30，在根据本发明构思的一些其它示例实施例的半导体存储器装置中，信息储存层820可包括阻挡绝缘层150、电荷储存层860和隧穿绝缘层168。电荷储存层860可包括多个晶体371、第一层372、界面层374和第二层375。第一层372可接触隧穿绝缘层168。
下文中，将参照图31描述根据本发明构思的一些其它示例实施例的半导体存储器装置。将主要描述与图24所示的半导体存储器装置的不同之处。
图31是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图。
参照图31，在根据本发明构思的一些其它示例实施例的半导体存储器装置中，信息储存层920可包括阻挡绝缘层150、电荷储存层960和隧穿绝缘层168。电荷储存层960可包括多个晶体471、第一层472和第二层475。第二层475可接触隧穿绝缘层168。
下文中，将参照图32描述根据本发明构思的一些其它示例实施例的半导体存储器装置。将主要描述与图27所示的半导体存储器装置的不同之处。
图32是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图。
参照图32，在根据本发明构思的一些其它示例实施例的半导体存储器装置中，信息储存层1020可包括阻挡绝缘层150、电荷储存层1060和隧穿绝缘层168。电荷储存层1060可包括多个晶体471、第一层472、界面层574和第二层475。第二层475可接触隧穿绝缘层168。
下文中，将参照图33描述根据本发明构思的一些其它示例实施例的半导体存储器装置。将主要描述与图3至图5所示的半导体存储器装置的不同之处。
图33是用于说明根据本发明构思的又一些其它示例实施例的半导体存储器装置的放大图。
参照图33，在根据本发明构思的一些其它示例实施例的半导体存储器装置中，外围电路区可设置在位线BL上。外围电路区可包括第二衬底200_1、外围电路元件PT、第五层间绝缘层201_1、布线图案202_1和绝缘衬垫203_1。
第二衬底200_1可设置在位线BL上。外围电路元件PT可设置在第二衬底200_1的下表面上。第五层间绝缘层201_1可设置在第四层间绝缘层184与第二衬底200_1的下表面之间。第五层间绝缘层201_1可覆盖外围电路元件PT。布线图案202_1可设置在第五层间绝缘层201_1内。布线图案202_1可电连接至外围电路元件PT。绝缘衬垫203_1可设置在第四层间绝缘层184与第五层间绝缘层201_1之间。
图34是用于说明根据本发明构思的一些示例实施例的包括半导体存储器装置的电子系统的框图。图35是用于说明根据本发明构思的一些示例实施例的包括半导体存储器装置的电子系统的透视图。图36是沿图35的线I-I'截取的截面图。
参照图34，根据一些示例实施例的电子系统1000可包括半导体存储器装置1100和电连接至半导体存储器装置1100的控制器1200。电子系统1000可为包括一个或多个半导体存储器装置1100的储存装置、包括储存装置的电子装置等。例如，电子系统1000可为SSD装置(固态驱动装置)、USB(通用串行总线)、计算系统、医疗装置、包括一个或多个半导体存储器装置1100的通信装置等。
半导体存储器装置1100可为非易失性存储器装置(例如，NAND闪速存储器装置)，并且可为例如上面利用图1至图33说明的半导体存储器装置。半导体存储器装置1100可包括第一结构1100F和第一结构1100F上的第二结构1100S。
第一结构1100F可为包括解码器1110(例如，图1的行解码器33)、页缓冲器1120(例如，图1的页缓冲器35)和逻辑电路1130(例如，图1的控制逻辑37)的外围电路结构。
第二结构1100S可包括上面利用图2描述的公共源极线CSL、多条位线BL和多条单元串CSTR。单元串CSTR可通过字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接至解码器1110。此外，单元串CSTR可通过位线BL连接至页缓冲器1120。
在一些示例实施例中，公共源极线CSL和单元串CSTR可通过从第一结构1100F延伸至第二结构1100S的第一连接布线1115电连接至解码器1110。在一些实施例中，位线BL可通过从第一结构1100F延伸至第二结构1100S的第二连接布线1125电连接至页缓冲器1120。
半导体存储器装置1100可通过电连接至逻辑电路1130(例如，图1的控制逻辑37)的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可通过从第一结构1100F的内部延伸至第二结构1100S的输入/输出连接布线1135电连接至逻辑电路1130。
控制器1200可包括处理器1210、NAND控制器1220和主机接口1230。在一些示例实施例中，电子系统1000可包括多个半导体存储器装置1100，并且在这种情况下，控制器1200可控制多个半导体存储器装置1100。
处理器1210可控制包括控制器1200的整个电子系统1000的操作。处理器1210可根据期望(或者，可替代地，预定)固件操作，并且可控制NAND控制器1220访问半导体存储器装置1100。NAND控制器1220可包括处理与半导体存储器装置1100的通信的NAND接口1221。用于控制半导体存储器装置1100的控制命令、将在半导体存储器装置1100的存储器单元晶体管MCT中记录的数据、将从半导体存储器装置1100的存储器单元晶体管MCT读取的数据等可通过NAND接口1221发送。主机接口1230可在电子系统1000与外部主机之间提供通信功能。当通过主机接口1230从外部主机接收控制命令时，处理器1210可响应于控制命令控制半导体存储器装置1100。
参照图35和图36，根据一些实施例的电子系统可包括主板2001、安装在主板2001上的主控制器2002、一个或多个半导体封装件2003以及DRAM 2004。半导体封装件2003和DRAM 2004可通过形成在主板2001上的布线图案2005连接至主控制器2002。
主板2001可包括具有耦接至外部主机的多个引脚的连接器2006。在连接器2006中，所述多个引脚的数量和布置可根据电子系统2000与外部主机之间的通信接口而变化。在一些示例实施例中，电子系统2000可根据诸如用于USB(通用串行总线)的M-Phy、PCI-Express(周边装置互连高速)、SATA(串行高级技术附件)和UFS(通用闪存存储)中的接口中的任一个与外部主机通信，但是示例实施例不限于此。在一些示例实施例中，电子系统2000可通过经连接器2006从外部主机供应的电力操作。电子系统2000还可包括将从外部主机供应的电力分布至主控制器2002和半导体封装件2003的PMIC(电源管理集成电路)。
主控制器2002可将数据记录在半导体封装件2003中，或者从半导体封装件2003读取数据，并且可提高电子系统2000的操作速度。
DRAM 2004可为用于缓解作为数据储存空间的半导体封装件2003与外部主机之间的速度差的缓冲存储器。电子系统2000中包括的DRAM 2004也可作为一种高速缓冲存储器操作，并且也可在对半导体封装件2003的控制操作中提供用于暂时存储数据的空间。当电子系统2000中包括DRAM 2004时，除了用于控制半导体封装件2003的NAND控制器之外，主控制器2002还可包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b各自可为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b各自可包括封装件衬底2100、封装件衬底2100上的半导体芯片2200、设置在半导体芯片2200中的每一个的下表面上的粘合层2300、电连接半导体芯片2200和封装件衬底2100的连接结构2400、以及覆盖封装件衬底2100上的半导体芯片2200和连接结构2400的模制层2500。
封装件衬底2100可为包括上焊盘2130的印刷电路板。每个半导体芯片2200可包括输入/输出焊盘2210。输入/输出焊盘2210可对应于图34的输入/输出焊盘1101。
在一些示例实施例中，连接结构2400可为电连接输入/输出焊盘2210和封装件上焊盘2130的键合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可按照键合线类型彼此电连接，并且可电连接至封装件衬底2100的封装件上焊盘2130。在一些示例实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可通过包括穿通电极(硅穿通件，TSV)的连接结构而非键合线类型2400的连接结构彼此电连接。
在一些示例实施例中，主控制器2002和半导体芯片2200也可被包括在单个封装件中。在一些示例实施例中，主控制器2002和半导体芯片2200安装在与主板2001不同的独立插入板上，并且主控制器2002和半导体芯片2200也可通过形成在插入板上的布线彼此连接。
在一些示例实施例中，封装件衬底2100可为印刷电路板。封装件衬底2100可包括封装件衬底主体部分2120、设置在封装件衬底主体部分2120的上表面上的封装件上焊盘2130、设置在封装件衬底主体部分2120的下表面上或通过下表面暴露的下焊盘2125、以及电连接封装件衬底主体部分2120内的上焊盘2130和下焊盘2125的内布线2135。上焊盘2130可电连接至连接结构2400。如图35中，下焊盘2125可通过导电连接部分2800连接至电子系统2000的主板2001的布线图案2005。
参照图36，在根据一些示例实施例的电子系统中，半导体芯片2200中的每一个可包括外围电路区3100、堆叠在外围电路区3100上的单元阵列区3200、和连接布线3265。半导体芯片2200中的每一个可包括上面利用图1至图33描述的半导体存储器装置。作为示例，单元阵列区3200可包括上面利用图1至图33描述的信息储存层120、沟道层130和绝缘图案140。
上述公开的一个或多个元件可以包括或实现在一个或多个处理电路系统中，处理电路系统诸如包括逻辑电路的硬件；诸如执行软件的处理器的硬件/软件组合；或其组合。例如，更具体地，处理电路系统可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FGPA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
可以理解，本文中描述为“基本上”相同和/或相同的元件和/或其特征包括相对大小差等于或小于10％的元件和/或其特征。此外，无论元件和/或其特征是否被修饰为“基本上”，都应理解，这些元件和/或其特征应被解释为包括在所述元件和/或其特征左右的制造或操作公差(例如，±10％)。
在结束具体实施方式时，本领域技术人员将理解，在实质上不脱离本发明构思的情况下，可以对示例实施例进行许多变化和修改。因此，所公开的本发明构思的示例实施例仅在一般和描述性意义上使用，而不是出于限制的目的使用。

Claims (20)

1.一种半导体存储器装置，包括：
第一衬底，其限定单元阵列区和包围所述单元阵列区的延伸区；
模制结构，其包括按次序间隔开并且堆叠在所述第一衬底上的多个栅电极，所述多个栅电极按照台阶形式堆叠在所述延伸区上；
沟道孔，其限定为在垂直于所述第一衬底的上表面的竖直方向上穿过所述单元阵列区上的所述多个栅电极；
信息储存层，其沿着所述沟道孔的侧壁和底表面，并且接触所述多个栅电极，所述信息储存层包括沿着所述沟道孔的所述侧壁和所述底表面的阻挡绝缘层、所述阻挡绝缘层上的电荷储存层以及隧穿绝缘层，所述电荷储存层具有包括球形晶体的多个晶体，所述电荷储存层包括包围所述多个晶体的第一层，所述第一层包括氧化硅，并且所述隧穿绝缘层在所述第一层上；
沟道层，其在所述沟道孔内的所述信息储存层上；以及
绝缘图案，其布置为填充所述沟道层上的所述沟道孔。
2.根据权利要求1所述的半导体存储器装置，其中，所述电荷储存层还包括所述第一层与所述隧穿绝缘层之间的第一势垒层。
3.根据权利要求1所述的半导体存储器装置，其中，所述多个晶体包括：
沿着所述阻挡绝缘层的侧壁的第一多个晶体，以及
沿着所述隧穿绝缘层的侧壁并且与所述第一多个晶体间隔开的第二多个晶体。
4.根据权利要求3所述的半导体存储器装置，还包括：
第二势垒层，其在所述第一多个晶体与所述第二多个晶体之间，所述第二势垒层包括与所述第一层的材料不同的材料。
5.根据权利要求1所述的半导体存储器装置，其中，所述电荷储存层还包括所述第一层与所述隧穿绝缘层之间的第二层，所述第二层包括氮化硅。
6.根据权利要求5所述的半导体存储器装置，其中，所述电荷储存层还包括位于所述第一层与所述第二层之间的边界处的界面层。
7.根据权利要求1所述的半导体存储器装置，其中，所述电荷储存层还包括所述阻挡绝缘层与所述第一层之间的第二层，所述第二层包括氮化硅。
8.根据权利要求7所述的半导体存储器装置，其中，所述电荷储存层还包括位于所述第一层与所述第二层之间的边界处的界面层。
9.根据权利要求1所述的半导体存储器装置，还包括：
所述第一衬底下方的第二衬底；
所述第二衬底的上表面上的外围电路元件；
层间绝缘层，其覆盖所述第二衬底的所述上表面与所述第一衬底的下表面之间的所述外围电路元件；以及
所述层间绝缘层内的布线图案。
10.根据权利要求1所述的半导体存储器装置，还包括：
所述多个栅电极上的位线；
所述位线上的第二衬底；
所述第二衬底的下表面上的外围电路元件；
层间绝缘层，其覆盖所述位线与所述第二衬底的所述下表面之间的所述外围电路元件；以及
所述层间绝缘层内的布线图案。
11.根据权利要求1所述的半导体存储器装置，其中，所述多个晶体中的每一个的直径在2nm至4nm的范围内。
12.根据权利要求1所述的半导体存储器装置，其中，所述第一层的厚度在4nm至8nm的范围内。
13.根据权利要求1所述的半导体存储器装置，其中，所述多个晶体包括限定球形的氧化铪晶体。
14.一种半导体存储器装置，包括：
衬底；
多个栅电极，其按次序间隔开并且堆叠在所述衬底上；
块分离图案，其在所述衬底上在第一水平方向上延伸，并且在与所述第一水平方向不同的第二水平方向上分离所述多个栅电极；
沟道孔，其限定为在垂直于所述第一水平方向和所述第二水平方向中的每一个的竖直方向上穿过所述衬底上的所述多个栅电极；
阻挡绝缘层，其沿着所述沟道孔的侧壁和底表面，并且接触所述多个栅电极；
电荷储存层，其在所述沟道孔内的所述阻挡绝缘层上，所述电荷储存层具有包括限定球形的氧化铪晶体的多个晶体，所述电荷储存层包括包围所述多个晶体的第一层，所述第一层包括氧化硅，并且所述电荷储存层包括所述第一层上的第一势垒层；以及
隧穿绝缘层，其在所述沟道孔内的所述电荷储存层上。
15.根据权利要求14所述的半导体存储器装置，还包括：
沟道层，其在所述沟道孔内的所述隧穿绝缘层上；以及
绝缘图案，其布置为填充所述沟道层上的所述沟道孔。
16.根据权利要求14所述的半导体存储器装置，其中，所述第一势垒层包括氧化铝和氧化镁中的至少一种。
17.根据权利要求14所述的半导体存储器装置，其中，所述多个晶体包括：
沿着所述阻挡绝缘层的侧壁的第一多个晶体，以及
沿着所述隧穿绝缘层的侧壁并且与所述第一多个晶体间隔开的第二多个晶体。
18.根据权利要求14所述的半导体存储器装置，其中，所述电荷储存层还包括所述阻挡绝缘层与所述第一层之间的第二层，所述第二层包括氮化硅。
19.根据权利要求14所述的半导体存储器装置，其中，所述电荷储存层还包括所述第一层与所述隧穿绝缘层之间的第二层，所述第二层包括氮化硅。
20.一种半导体存储器装置，包括：
第一衬底，其包括单元阵列区和包围所述单元阵列区的延伸区；
模制结构，其包括按次序间隔开并且堆叠在所述第一衬底上的多个栅电极，所述多个栅电极按照台阶形式堆叠在所述延伸区上；
块分离图案，其在所述第一衬底上在第一水平方向上延伸，并且在与所述第一水平方向不同的第二水平方向上分离所述多个栅电极；
沟道孔，其限定为在垂直于所述第一水平方向和所述第二水平方向中的每一个的竖直方向上穿过所述单元阵列区上的所述多个栅电极；
信息储存层，其沿着所述沟道孔的侧壁和底表面并且接触所述多个栅电极，所述信息储存层包括沿着所述沟道孔的所述侧壁和所述底表面的阻挡绝缘层、所述阻挡绝缘层上的电荷储存层和隧穿绝缘层，所述电荷储存层具有包括限定球形的氧化铪晶体的多个晶体，所述电荷储存层包括包围所述多个晶体的第一层，所述第一层包括氧化硅，所述电荷储存层包括所述第一层上的势垒层，所述隧穿绝缘层在所述第一层上，并且所述多个晶体中的每一个的直径在2nm至4nm的范围内；
沟道层，其在所述沟道孔内的所述信息储存层上；
绝缘图案，其布置为填充所述沟道层上的所述沟道孔；
位线，其在所述多个栅电极上在所述第二水平方向上延伸；
第二衬底，其在所述第一衬底下方；
外围电路元件，其在所述第二衬底的上表面上；
层间绝缘层，其覆盖所述第二衬底的所述上表面与所述第一衬底的下表面之间的所述外围电路元件；以及
布线图案，其在所述层间绝缘层内。
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