CN116430114A - 一种高性价比高精度频率检测方法及系统 - Google Patents

一种高性价比高精度频率检测方法及系统 Download PDF

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Abstract

本公开涉及频率检测技术领域，提出了一种高性价比高精度频率检测方法及系统，方法包括：将获取的待测信号转换为脉冲形式的被测信号；获取设定相位差的多路高频时钟信号；将高频时钟信号进行分频处理，转换为参考时钟信号；采用串并转换方法，检测被测信号的相邻周期两个上升沿时刻或者下降沿时刻，并输出相应的多位并行检测数值；将采用多路高频时钟信号进行串并转换方法检测后输出的多位并行检测数值，按照相位关系进行合并，得到组合后的并行检测数值，根据计算被测信号的频率值。本公开采用串并转换方法融合移相检测，针对被测量信号与参考信号不对齐的情况，实现了上升沿位置的更准确识别，从而提高了频率的检测精度。

Description

一种高性价比高精度频率检测方法及系统
技术领域
本公开涉及频率检测相关技术领域，具体的说，是涉及一种高性价比高精度频率检测方法及系统。
背景技术
本部分的陈述仅仅是提供了与本公开相关的背景技术信息，并不必然构成在先技术。
工程实践中频率是需要检测的重要物理量。随着控制系统的复杂度和精度要求越来越高，对于频率测量的精度也提出了更高的要求。常用的频率测量方法有两类，M法和T法。M法是规定一个用于产生给定时间间隔的参考时钟，测量给定时间内的待测信号脉冲个数，通过脉冲个数与给定时间的商得到被测信号的频率；T法同样规定一个参考时钟，利用参考时钟测量脉冲信号的周期，然后计算周期的倒数得到被测信号的频率。
发明人在研究中发现，M法和T法存在的固有问题，当待测信号频率不是参考时钟的整数倍，或者当待测信号上升沿与参考时钟上升沿不对齐时，待测信号的频率测量精度无法满足需求。
随着测量技术和数字信号处理理论的发展，出现了FFT测频法、游标法、模拟内插法等。FFT计算可以实现被测信号从时域到频域的转换，从而获得频率、相位等信息，但是FFT测频法的缺点是算法复杂、计算量大；游标法和模拟内插法是提高在起始采样点和终止采样点处的测量精度，从而提高频率的测量精度，但实现这两种方法的仪器价格昂贵，性价比较低。
发明内容
本公开为了解决上述问题，提出了一种高性价比高精度频率检测方法及系统，针对被测信号与参考信号不对齐的情况，基于移相检测以及串并转换大大提高了被测信号的检测精度。
为了实现上述目的，本公开采用如下技术方案：
一个或多个实施例提供了一种高性价比高精度频率检测方法，包括如下步骤：
将获取的待测信号转换为脉冲形式的被测信号；
获取设定相位差的多路高频时钟信号；
将高频时钟信号进行分频处理，转换为参考时钟信号；
采用串并转换方法，检测被测信号的相邻周期两个上升沿时刻或者下降沿时刻，并输出相应的多位并行检测数值；
将采用多路高频时钟信号进行串并转换方法检测后输出的多位并行检测数值，按照相位关系进行合并，得到组合后的并行检测数值，计算被测信号的频率值。
一个或多个实施例提供了一种高性价比高精度频率检测系统，包括信号采集器以及处理器；
信号采集器用于对被测信号进行采集；
处理器被配置为执行上述的一种高性价比高精度频率检测方法。
一个或多个实施例提供了一种高性价比高精度频率检测系统，包括：
高速比较单元：被配置为用于将获取的待测信号转换为脉冲形式的被测信号；
PLL模块：被配置为用于获取设定相位差的多路高频时钟信号；
分频模块：被配置为用于将高频时钟信号进行分频处理，转换为参考时钟信号；
串并转换模块：被配置为用于采用串并转换方法，检测被测信号的相邻周期两个上升沿时刻或者下降沿时刻，并输出相应的多位并行检测数值；
移相数据合并模块：被配置为用于将采用多路高频时钟信号进行串并转换方法检测后输出的多位并行检测数值，按照相位关系进行合并，得到组合后的并行检测数值；
计算单元，根据组合后的并行检测数值，计算被测信号的频率值。
一种电子设备，包括存储器和处理器以及存储在存储器上并在处理器上运行的计算机指令，所述计算机指令被处理器运行时，完成上述方法所述的步骤。
一种计算机可读存储介质，用于存储计算机指令，所述计算机指令被处理器执行时，完成上述方法所述的步骤。
与现有技术相比，本公开的有益效果为：
本公开采用串并转换方法将对频率的检测转换为数字信号，通过数字信号进行计数能够识别被测信号的频率，提高了检测精度，同时针对被测量信号的上升沿与参考信号不对齐的情况，通过多路设定移相角度的高频时钟信号，实现了上升沿位置的更准确识别，从而提高了频率的检测精度。
相比于传统的M法或T法测量频率，采用移相串并转换思想进行测量信号的频率检测，可以将被测信号的频率精度至少提高16倍；比FFT测频法减少了算法复杂度，有利于软件编程实现和工程应用；对比游标法和插值法极大降低了设备的复杂度，降低了成本。
本公开的优点以及附加方面的优点将在下面的具体实施例中进行详细说明。
附图说明
构成本公开的一部分的说明书附图用来提供对本公开的进一步理解，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的限定。
图1为理想情况下M法测频率的示意图；
图2为理想情况下T法测频率的示意图；
图3为实际情况下M法测频率的示意图；
图4为实际情况下T法测频率的示意图；
图5为本公开实施例1的串并转换模块的示意图；
图6为本公开实施例1的串并转换方法示意图；
图7为本公开实施例1采用串并转换法测频率的示意图；
图8为本公开实施例1当被测信号与高速时钟信号不对齐时串并转换法测频率示意图；
图9为本公开实施例1采用多路高速时钟信号进行移相串并转换法示意图；
图10为本公开实施例1移相串并转换数据合并方法示意图；
图11为本公开实施例2移相串并转换法测频率的系统框图。
具体实施方式
下面结合附图与实施例对本公开作进一步说明。
应该指出，以下详细说明都是示例性的，旨在对本公开提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本公开所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本公开的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。需要说明的是，在不冲突的情况下，本公开中的各个实施例及实施例中的特征可以相互组合。下面将结合附图对实施例进行详细描述。
正如背景技术中所述，M法和T法在部分应用场景无法满足待测信号的频率测量精度的需求。
图1为M法检测待测信号频率的示意图。周期为TSCLK的参考时钟作为基准时钟，用来计算给定时间值，例如给定时间TC为M个参考时钟，TC＝M*TSCLK。在给定时间内计数待测信号的脉冲变化次数，假设该脉冲变化次数为N。根据上述信息可以计算待测信号的频率f，f＝N/TC＝N/(M*TSCLK)。
图2为T法检测待测信号频率的示意图。周期为TSCLK的参考时钟作为基准时钟，用来测量待测信号的周期值TP，例如待测信号的周期值为M个参考时钟，TP＝M*TSCLK。根据频率与周期的关系，可以计算待测信号的频率f，f＝1/TP＝1/(M*TSCLK)。
但上述测量方法均是在理想情况下检测的待测信号频率。理想情况是指待测信号频率为参考时钟的整数倍，且待测信号上升沿与参考时钟上升沿对齐。但实际情况中，待测信号很难满足上述要求。
图3为实际情况下M法检测待测信号频率的示意图。在给定时间的起始时刻和终止时刻，待测信号的上升沿与参考时钟上升沿均没有对齐。在给定时间内，测量起始时刻与待测信号第一个上升沿之间的时间间隔定义为t1，测量终止时刻与待测信号最后一个上升沿之间的时间间隔定义为t2。因此在给定时间内，待测信号的实际时间TC_r可以表示为TC_r＝N*TP+t1-t2，周期测量误差Ess＝|t1-t2|/TP。测量精度与待测信号的频率有关，频率越高，待测信号精度越高。待测信号频率远小于参考时钟时，M法测量误差很大。
图4为实际情况下T法检测待测信号频率的示意图。待测信号相邻两个周期的上升沿与参考时钟的上升沿均没有对齐。待测信号第一个周期上升沿与参考时钟上升沿之间的时间间隔定义为t3，待测信号第二个周期上升沿与参考时钟上升沿之间的时间间隔定义为t4，因此待测信号一个周期的实际时间TP_r可以表示为TP_r＝TP+t3-t4，频率测量误差ESS＝|t3-t4|/TSCLK≤1。
本实施例中，针对待测信号上升沿与参考时钟未对齐的情况，采用串并转换方法进行测量信号的频率检测，可以将被测信号的频率测量精度至少提高16倍，下面以具体的实施例进行说明。
实施例1
在一个或多个实施方式公开的技术方案中，如图1至图10所示，一种高性价比高精度频率检测方法，包括如下步骤：
步骤1、将获取的待测信号转换为脉冲形式的被测信号；
步骤2、获取设定相位差的多路高频时钟信号；
可选的，多路高频时钟信号的移相角度与高频时钟路数的乘积等于360°；
步骤3、将高频时钟信号进行分频处理，转换为参考时钟信号；
步骤4、采用串并转换方法，检测被测信号的相邻周期两个上升沿时刻或者下降沿时刻，并输出相应的多位并行检测数值；
步骤5、将采用多路高频时钟信号进行串并转换方法检测后输出的多位并行检测数值，按照相位关系进行合并，得到组合后的并行检测数值，根据得到的并行检测数值计算被测信号的频率值。
本实施例中，采用串并转换方法将对频率的检测转换为数字信号，通过数字信号进行计数能够识别被测信号的频率，提高了检测精度，同时针对被测量信号的上升沿与参考信号不对齐的情况，通过多路设定移相角度的高频时钟信号，实现了上升沿位置的更准确识别，从而提高了频率的检测精度。
步骤1中，通过将待测信号与设定信号进行比较，大于设定值为高电平，小于设定值为低电平，将待测信号转换为脉冲形式。
步骤3中，分频数可以自行设定，如二分频、四分频、八分频，理论上可以是任意分频数，本实施例中优选的，采用四分频进行说明。
分频后，参考时钟信号的周期是高速时钟信号的整数倍，在一个参考时钟内，通过高速时钟信号对被测信号进行处理，可以得到一组相应位数的并行输出的数值，同时，采用参考时钟，可以快速计量被测信号单周期内的参考时钟的数量，实现快速计数。
步骤4中，串并转换可以使用FPGA内部通用的IP核实现，也可以采用专用的串并转换芯片实现。根据检测精度和成本控制要求，选择不同速度等级的FPGA或者转换芯片来满足实际工程需求。
如图5为所示，串并转换可以通过串并转换模块实现，D表示待测信号，SCLK表示参考时钟，ECLK表示高速时钟，Q1到Q8表示并行输出结果。实现串并转换思想，可以采用专用芯片，也可以借用FPGA中的IP核。
在一些实施例中，串并转换方法具体为：将参考时钟信号与高频时钟信号对齐，采用高频时钟信号对被测信号进行检测，高频时钟信号的上升沿或下降沿对应被测信号高电平时输出数值A，对应低电平输出数值B；检测被测信号一个或多个周期，输出相应的多位并行检测数值；
可选的，可以通过高速时钟信号对被测信号的上升沿或者下降沿进行位置检测，在上升沿或者下降沿处输出的值跳变；
具体的，高电平输出数值A，对应低电平输出数值B，其中A和B的值可以自行设定，优选的，高电平输出数值A＝1，对应低电平输出数值B＝0，通过高速时钟信号检测被测信号的上升沿，可以由0变为1；同样下降沿，输出值可以由1变为0。
如图6所示，为串并转换方法示意图，在高速时钟ECLK的上升沿和下降沿对待测信号进行采样，经过一个参考时钟周期的采样(8次采样)后，将采样结果从输出引脚(Q1到Q8)进行输出。当8位输出结果全部为0时，表示待测信号处于低电平状态；当8位输出结果全部为1时，表示待测信号处于高电平状态；当8位输出结果从0到1变化时，说明待测信号发生低电平到高电平的变化；当8位输出结果从1到0变化时，说明待测信号发生高电平到低电平的变化。
步骤4、根据检测到的被测信号的两个上升沿或者两个下降沿之间的参考时钟的数量以及高速时钟信号的数量，计算得到被测信号的频率。即为，本实施例中得到包含0和1的多位并行检测数值后，通过统计0和1的数量，来计算被测信号的频率。
如图7为串并转换法测频率的示意图，以检测被测信号两个上升沿为被测信号的一个信号周期为例进行说明。在时刻A，串并转换模块(简称为SERDES模块)的输出结果发生了从0到1的跳变，表示在上一个参考周期TSCLK内待测信号出现了上升沿事件，此时记录的输出结果并统计结果中1的个数为n1，同时开始对参考时钟进行计数；在时刻B，SERDES模块的输出结果发生了从0到1的跳变，表示在上一个参考周期TSCLK内待测信号出现了第二次上升沿事件，此时记录SERDES模块的输出结果并统计结果中0的个数为n2，同时停止参考时钟计数，记录此时的参考时钟的计数值为m。根据上述信息计算待测信号周期TP的值为TP＝(n1+n2)*TECLK+(m-2)*TSCLK。
图7是被测信号与高速时钟信号的上升沿对齐的情况下，同样的道理，当高速时钟信号的上升沿与被测信号不能对齐时，通过一个高速时钟信号以及一个参考时钟信号，仍然存在频率的检测误差。
如图8所示，实际情况下串并转换法测频率的示意图。待测信号相邻两个周期的上升沿与高速时钟ECLK的上升沿或者下降沿均没有对齐。待测信号第一个上升沿与高速时钟边沿之间的时间间隔定义为t5，待测信号第二个上升沿与高速时钟边沿之间的时间间隔定义为t6，因此待测信号一个周期的实际时间TP_r可以表示为TP_r＝TP+t5-t6，频率测量误差ESS＝|t5-t6|/TSCLK≤1/8。即使高速时钟信号是高频信号，但是也存在一定的误差。
进一步的技术方案，采用多路高频时钟信号进行检测，最后根据高频始终信号的相位关系对检测的结果进行拼接，从而进一步减小待测信号的频率检测误差。
为进一步提高频率测量精度，在串并转换法的基础上，提出一种移相串并转换的方法进行频率测量，具体的示例如图9至图10所示。
可选的，多路串并转换模块输出结果进行数据合并的方法：以上升沿位置时刻或以下降沿位置时刻为基准时刻，将多路高速时钟信号对应的串并转换的输出结果对齐，将对齐后的输出结果按照数据的高低位进行组合。
其中，按照数据的高低位进行组合，即按多路高速时钟信号的检测采样的时间先后顺序进行组合。如图10中，在时间顺序上，输出结果中c31位之前为b34和a37。
本实施例中，具体为：在设定相位差的多路高速时钟信号中，以相位最后的高速时钟对应的串并转换的输出结果为基准，对其余高速时钟对应的输出结果进行移位调整，以使得所有输出结果以上升沿位置时刻或以下降沿位置时刻为基准时刻对齐；将对齐调整后的结果按照数据的高低位进行组合，得到组合后的并行检测数值。
在一些实施例中，步骤2中，利用FPGA中的PLL模块产生多路固定相位差的高速时钟信号，如ECLK1、ECLK2、ECLK3……ECLKn等。
步骤3中，可以利用分频模块对高速时钟信号进行分频，得到对应的参考时钟信号SCLK1、SCLK2、SCLK3……SCLKn等。
图9中，以三路高速时钟信号为例，根据高速时钟的路数，分别对待测信号进行串并转换检测，得到相应路数的并行输出数值。图9为相位差120°情况下移相串并转换法示意图，即ECLK2滞后ECLK1的度数为120°，ECLK3滞后ECLK2的度数为120°。
图9中的串并转换结果合并的示例，如图10所示，为移相串并转换结果数据合并方法示意图。由于ECLK3滞后于ECLK1、ECLK2，因此采用ECLK3对应的并行输出结果为数据基准，进行数据合并。当检测到串并转换模块3输出的并行数据发生由0到1变化时，记录此刻并行数据1和并行数据2的结果，以该时刻为基准对输出结果1和输出结果2进行平移，使得所有输出结果以该时刻为基准对齐；具体的将并行数据1即输出结果1的低2位作为转换后数据的高2位，得到输出结果1转换；将并行数据2输出结果2的低5位作为转换后数据的高5位，得到输出结果1转换，转换结果如图10所示。将转换后的数据和串并转换模块3的输出数据按照高低位进行合并，得到并行24位数据，相当于高速时钟信号3倍频后对待测信号进行采样，相较于串并转换法可以将检测精度提高3倍。
将串并转换后的多位并行检测数值按照相位关系进行合并，得到组合后的并行数据相当于对高频时钟再次倍频，移相角度越小，检测精度越高。
根据组合后的并行检测数值，并行检测数值的相邻位数的检测间隔时间以及参考时钟计数器的值，计算待测信号的周期值，根据周期与频率的关系得到待测信号频率值。
实施例2
基于实施例1，本实施例中提供一种高性价比高精度频率检测系统，包括信号采集器以及处理器；
信号采集器用于对被测信号进行采集；被测信号可以为模拟数据。
处理器被配置为执行实施例1中所述的一种高性价比高精度频率检测方法，对被测信号进行频率检测。
进一步地，还包括通讯单元以及上位机，处理器通过通讯单元用于将频率检测结果发送到上位机。
实施例3
基于实施例1，本实施例中提供一种高性价比高精度频率检测系统，如图11所示，包括：
高速比较单元：被配置为用于将获取的待测信号转换为脉冲形式的被测信号；
PLL模块：被配置为用于获取设定相位差的多路高频时钟信号；
分频模块：被配置为用于将高频时钟信号进行分频处理，转换为参考时钟信号；
串并转换模块：被配置为用于采用串并转换方法，检测被测信号的相邻周期两个上升沿时刻或者下降沿时刻，并输出相应的多位并行检测数值；
移相数据合并模块：被配置为用于将采用多路高频时钟信号进行串并转换方法检测后输出的多位并行检测数值，按照相位关系进行合并，得到组合后的并行检测数值。
计算单元，根据组合后的并行检测数值，计算被测信号的频率值。
模拟通道数据经过高速比较电路，得到脉冲形式的待测信号。将待测信号作为输入信号，接到多路串并转换模块中。通过移相数据合并将串并转换模块输出的相位不同的多位数据进行合并，根据模块输出的并行数据和参考时钟计数值，进行频率计算。在计算过程中遇到特殊情况需要单独计算频率。最终将频率计算结果通过通讯方式发送到上位机进行记录。串并转换模块测量待测信号频率的精度受高频时钟和移相角度影响，不同的器件输出的高频时钟频率也不同，可以根据实际工程需求进行器件选型。
此处需要说明的是，本实施例中的各个模块与实施例1中的各个步骤一一对应，其具体实施过程相同，此处不再累述。
实施例4
本实施例提供一种电子设备，包括存储器和处理器以及存储在存储器上并在处理器上运行的计算机指令，所述计算机指令被处理器运行时，完成实施例1的方法所述的步骤。
实施例5
本实施例提供一种计算机可读存储介质，用于存储计算机指令，所述计算机指令被处理器执行时，完成实施例1的方法所述的步骤。
以上所述仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
上述虽然结合附图对本公开的具体实施方式进行了描述，但并非对本公开保护范围的限制，所属领域技术人员应该明白，在本公开的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本公开的保护范围以内。

Claims (10)

1.一种高性价比高精度频率检测方法，其特征在于，包括如下步骤：
将获取的待测信号转换为脉冲形式的被测信号；
获取设定相位差的多路高频时钟信号；
将高频时钟信号进行分频处理，转换为参考时钟信号；
采用串并转换方法，检测被测信号的相邻周期两个上升沿时刻或者下降沿时刻，并输出相应的多位并行检测数值；
将采用多路高频时钟信号进行串并转换方法检测后输出的多位并行检测数值，按照相位关系进行合并，得到组合后的并行检测数值，计算被测信号的频率值。
2.如权利要求1所述的一种高性价比高精度频率检测方法，其特征在于：多路高频时钟信号的移相角度与高频时钟路数的乘积等于360°。
3.如权利要求1所述的一种高性价比高精度频率检测方法，其特征在于，串并转换方法为：将参考时钟信号与高频时钟信号对齐，采用高频时钟信号对被测信号进行检测，高频时钟信号的上升沿或下降沿对应被测信号高电平时输出数值A，对应低电平输出数值B；检测被测信号一个或多个周期，输出相应的多位并行检测数值。
4.如权利要求3所述的一种高性价比高精度频率检测方法，其特征在于：高频时钟信号的上升沿或下降沿对应被测信号高电平时输出数值A为1，对应低电平输出数值B为0。
5.如权利要求1所述的一种高性价比高精度频率检测方法，其特征在于，按照相位关系进行合并的方法，具体为：以上升沿位置时刻或以下降沿位置时刻为基准时刻，将多路高速时钟信号对应的串并转换的输出结果对齐，将对齐后的输出结果按照数据的高低位进行组合。
6.如权利要求1所述的一种高性价比高精度频率检测方法，其特征在于：根据组合后的并行检测数值，并行检测数值的相邻位数的检测间隔时间以及参考时钟计数器的值，计算待测信号的周期值，根据周期与频率的关系得到待测信号频率值。
7.一种高性价比高精度频率检测系统，其特征在于：包括信号采集器以及处理器；
信号采集器用于对被测信号进行采集；
处理器被配置为执行权利要求1-6任一项所述的一种高性价比高精度频率检测方法。
8.一种高性价比高精度频率检测系统，其特征在于，包括：
高速比较单元：被配置为用于将获取的待测信号转换为脉冲形式的被测信号；
PLL模块：被配置为用于获取设定相位差的多路高频时钟信号；
分频模块：被配置为用于将高频时钟信号进行分频处理，转换为参考时钟信号；
串并转换模块：被配置为用于采用串并转换方法，检测被测信号的相邻周期两个上升沿时刻或者下降沿时刻，并输出相应的多位并行检测数值；
移相数据合并模块：被配置为用于将采用多路高频时钟信号进行串并转换方法检测后输出的多位并行检测数值，按照相位关系进行合并，得到组合后的并行检测数值；
计算单元，根据组合后的并行检测数值，计算被测信号的频率值。
9.一种电子设备，其特征在于，包括存储器和处理器以及存储在存储器上并在处理器上运行的计算机指令，所述计算机指令被处理器运行时，完成权利要求1-6任一项方法所述的步骤。
10.一种计算机可读存储介质，其特征在于，用于存储计算机指令，所述计算机指令被处理器执行时，完成权利要求1-6任一项方法所述的步骤。
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