CN116418201A - 一种boost变换器最小导通时间测试方法 - Google Patents
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Abstract
一种BOOST变换器最小导通时间测试方法，通过引入最小导通时间测试模式，建立下管电流采样电路，在下管开启信号和下管导通采样控制信号之间设置上升沿单边延迟和下降沿同步的机制，能够有利于在开环情况下还原导通时间通路上的延迟时间，进而与PWM比较器blanking时间比较，二者中时间较长者决定BOOST的最小导通时间，然后输出到COMP引脚，从而在开环情况下快速测试出最小导通时间并输出到芯片外部。
Description
技术领域
本发明涉及BOOST变换器导通时间测试技术，特别是一种BOOST变换器最小导通时间测试方法。
背景技术
峰值电流模BOOST(升压)因其较为简单的环路补偿方式，因此在BOOST变换器架构中得到很广泛的使用。对于峰值电流模BOOST，下管开启瞬间由于封装和PCB板寄生电感的影响，导致SW(开关节点)处电压和电流有一定时间的RLC振荡(RLC即电阻电感电容)，此振荡可能会使电感电流采样不准而导致PWM(脉宽调制)比较器误触发，因此通常会在PWM比较器中加入blanking电路(即屏蔽电路)，在SW振荡期间屏蔽PWM比较器的比较输出信号，直到振荡结束电流采样信号变的平稳之后PWM比较器再进行比较输出。另外，由于PWM比较器和电流采样电路以及驱动电路都有一定的延迟时间，这些延迟时间和PWM比较器blanking时间的存在，都会影响BOOST变换器的最小导通时间，而最小导通时间决定了BOOST变换器所能实现的最小占空比，因此客户就尤为关心BOOST变换器最小导通时间这一参数。
对于峰值电流模BOOST(即电流模升压变换器)，为了屏蔽下管(LS或LSD)开启瞬间寄生电感在SW(开关节点)的RLC振荡(RLC即电阻电感电容)，而加入的blanking时间(即屏蔽时间)，以及环路延迟时间，导致BOOST的最小导通时间通常难以测量或者测量不准。为了获得BOOST最小导通时间，一般采用在BOOST变换器闭环工作情况下，固定输出电压VOUT，通过逐渐增大输入电压VIN，让VIN渐次逼近VOUT，然后测量SW低电平脉宽的方法。这种基于闭环情况来获得BOOST最小导通时间的测试模式，效率较低，缺少即时性。
发明内容
本发明针对现有技术中存在的缺陷或不足，提供一种BOOST变换器最小导通时间测试方法。
本发明的技术解决方案如下：
一种BOOST变换器最小导通时间测试方法，其特征在于，包括引入最小导通时间测试模式，所述最小导通时间测试模式通过还原导通时间通路上的延迟时间将下管导通采样控制信号第一个上升沿时刻设为t1，将下管导通采样控制信号第一个下降沿时刻设为t3，将BOOST变换器的最小导通时间设为minton，则minton＝t3-t1，所述下管导通采样控制信号第一个上升沿是下管开启信号经过下管驱动电路中的第六屏蔽电路进行上升沿单边延迟后形成，以匹配下管刚好完全开启，所述下管导通采样控制信号第一个下降沿与所述下管开启信号的第一个下降沿同步，所述下管开启信号的第一个下降沿通过下管电流采样电路被关断而形成。
所述下管为NMOS管，所述NMOS管的栅源互连后接地，所述NMOS管的漏极连接开关节点，所述开关节点连接电压源的正极，所述电压源的负极接地，所述开关节点连接所述下管电流采样电路。
所述下管电流采样电路包括第一分压采样NMOS管，所述第一分压采样NMOS管的漏极连接所述开关节点，所述第一分压采样NMOS管的栅极连接所述第六屏蔽电路的输出端，所述第一分压采样NMOS管的源极与第二分压采样NMOS管的漏极互连后连接跨导放大器的正向输入端，所述跨导放大器的负向输入端与所述第二分压采样NMOS管的源极均接地，所述第二分压采样NMOS管的栅极连接电源电压端，所述跨导放大器的输出端连接采样节点，所述采样节点通过第三电阻接地。
所述采样节点连接脉宽调制比较器的正向输入端，所述脉宽调制比较器的负向输入端连接误差放大器的输出端，所述脉宽调制比较器的输出端连接第四与门逻辑电路第一输入端，所述第四与门逻辑电路第二输入端连接第三屏蔽电路的输出端，所述第四与门逻辑电路的输出端连接RS锁存器的第二输入端，所述RS锁存器的第一输入端连接时钟电路的输出端，所述RS锁存器的输出端第一路连接第六屏蔽电路的输入端，第二路连接所述第三屏蔽电路的输入端。
所述误差放大器的正向输入端连接参考电压端，负向输入端连接反馈电压端，输出端第一路连接第一NMOS管的源极，第二路通过第一传输门开关连接高电平脉宽检测引脚，所述第一NMOS管的栅极连接下钳位信号端，所述第一NMOS管的漏极连接电源电压端，第六屏蔽电路的输出端通过第二传输门开关连接所述高电平脉宽检测引脚，测量每个内部时钟周期高电平脉宽即得BOOST变换器的最小导通时间minton。
在所述最小导通时间测试模式下，所述第一传输门开关处于关断状态，所述第二传输门开关处于开通状态。
所述时钟电路的输入端连接降频屏蔽电路。
所述降频屏蔽电路为第七与门逻辑电路，所述第七与门逻辑电路的第一输入端连接降频探测端，第二输入端连接最小导通时间测试信号。
本发明的技术效果如下：本发明一种BOOST变换器最小导通时间测试方法，通过引入最小导通时间测试模式，建立下管电流采样电路，在下管开启信号和下管导通采样控制信号之间设置上升沿单边延迟和下降沿同步的机制，能够有利于在开环情况下还原导通时间通路上的延迟时间，进而与PWM比较器blanking时间比较，二者中时间较长者决定BOOST的最小导通时间，然后输出到COMP引脚，从而在开环情况下快速测试出最小导通时间并输出到芯片外部。
本发明能够具有的特点如下：1.在下管采样电路输入端设置强电压源，同时让误差放大器处于下钳位状态，确保下管采样电路只要打开就立马满足关断下管的条件。2.PWM比较器、电流采样电路以及驱动电路的延迟时间都在最小导通时间测试回路中。3.FB置高进行测试，但是内部时钟不会发生降频。
本发明与现有技术相比，具有以下优势：电路结构简单，构思巧妙，最小导通时间与实际工作情况基本一致。
附图说明
图1是实施本发明一种BOOST变换器最小导通时间测试方法所形成的电路结构原理示意图。BOOST变换器即升压变换器。
图2是图1中相关节点信号波形示意图。图2中自上而下的节点信号为反馈电压信号FB(其中箭头处是第3个上升沿)，最小导通时间测试信号Test_minton(在FB的第三个上升沿进入最小导通时间测试模式)，时钟信号Clk(clock)，下管开启信号LS_ON，下管屏蔽模块LS_BLANK输出信号LS_BLANKB，采样节点SUM的采样信号SUM，脉宽调制比较器PWM_COMP输出的主翻转信号MAIN_TRIP，下管导通采样控制信号LS_GATE_SNS(其中t3-t1＝minton，t1为LS_GATE_SNS置高时刻即信号上升沿时刻，t3为LS_GATE_SNS变低时刻即信号下降沿时刻，minton为BOOST变换器的最小导通时间)。
附图标记列示如下：EA-误差放大器(其正向输入端连接参考电压端VREF，负向输入端连接反馈电压端，输出端的误差输出信号为eaout)；MN1-第一NMOS管；VDD-电源电压端；Clamp_L-下钳位信号端；COMP-高电平脉宽检测引脚；S1-第一传输门开关；S2-第二传输门开关；R3-第三电阻；sum-采样节点或采样信号；Ics-采样电流；PWM_COMP-脉宽调制比较器；MAIN_TRIP-主翻转信号；I3/LS_BLANK-第三屏蔽电路/下管屏蔽模块；I4-第四与门逻辑电路；I6/LS_GATE_SNS_BLANK-第六屏蔽电路(其输出下管导通采样控制信号LS_GATE_SNS)；I7-第七与门逻辑电路；SKIP_det-降频探测端；LS_BLANKB-下管屏蔽模块LS_BLANK输出信号；Clk/clock-时钟电路/时钟信号；Latch-RS锁存器(其中包括第一输入端S，第二输入端R，输出端Q)；LS_ON-下管开启信号；M_div1-第一分压采样NMOS管；M_div2-第二分压采样NMOS管；gcs-跨导放大器；LSD-下管(NMOS管)；SW-开关节点；VSW-开关节点电压；Rds_LS-下管漏源电阻；IminPK-最小峰值电流(源自峰值电流模BOOST)。
具体实施方式
下面结合附图(图1-图2)对本发明进行说明。
图1是实施本发明一种BOOST变换器最小导通时间测试方法所形成的电路结构原理示意图。图2是图1中相关节点信号波形示意图。参考图1至图2所示，一种BOOST变换器最小导通时间测试方法，包括引入最小导通时间测试模式，所述最小导通时间测试模式通过还原导通时间通路上的延迟时间将下管导通采样控制信号LS_GATE_SNS第一个上升沿时刻设为t1，将下管导通采样控制信号LS_GATE_SNS第一个下降沿时刻设为t3，将BOOST变换器的最小导通时间设为minton，则minton＝t3-t1，所述下管导通采样控制信号LS_GATE_SNS第一个上升沿是下管开启信号LS_ON经过下管驱动电路中的第六屏蔽电路I6进行上升沿单边延迟后形成，以匹配下管LSD刚好完全开启，所述下管导通采样控制信号LS_GATE_SNS第一个下降沿与所述下管开启信号LS_ON的第一个下降沿同步，所述下管开启信号LS_ON的第一个下降沿通过下管电流采样电路被关断而形成。所述下管LSD为NMOS管，所述NMOS管的栅源互连后接地，所述NMOS管的漏极连接开关节点SW，所述开关节点SW连接电压源的正极(+)，所述电压源的负极(-)接地，所述开关节点SW连接所述下管电流采样电路。
所述下管电流采样电路包括第一分压采样NMOS管，所述第一分压采样NMOS管M_div1的漏极连接所述开关节点SW，所述第一分压采样NMOS管M_div1的栅极连接所述第六屏蔽电路I6的输出端，所述第一分压采样NMOS管M_div1的源极与第二分压采样NMOS管M_div2的漏极互连后连接跨导放大器gcs的正向输入端(+)，所述跨导放大器gcs的负向输入端(-)与所述第二分压采样NMOS管M_div2的源极均接地，所述第二分压采样NMOS管M_div2的栅极连接电源电压端VDD，所述跨导放大器gcs的输出端连接采样节点sum，所述采样节点sum通过第三电阻R3接地。所述采样节点sum连接脉宽调制比较器PWM_COMP的正向输入端(+)，所述脉宽调制比较器PWM_COMP的负向输入端(-)连接误差放大器EA的输出端eaout，所述脉宽调制比较器PWM_COMP的输出端连接第四与门逻辑电路I4第一输入端，所述第四与门逻辑电路I4第二输入端连接第三屏蔽电路I3的输出端，所述第四与门逻辑电路I4的输出端连接RS锁存器Latch的第二输入端R，所述RS锁存器Latch的第一输入端S连接时钟电路Clk的输出端，所述RS锁存器Latch的输出端第一路连接第六屏蔽电路I6的输入端，第二路连接所述第三屏蔽电路I3的输入端。
所述误差放大器EA的正向输入端(+)连接参考电压端VREF，负向输入端(-)连接反馈电压端FB，输出端第一路连接第一NMOS管MN1的源极，第二路通过第一传输门开关S1连接高电平脉宽检测引脚COMP，所述第一NMOS管MN1的栅极连接下钳位信号端Clamp_L，所述第一NMOS管MN1的漏极连接电源电压端VDD，第六屏蔽电路I6的输出端通过第二传输门开关S2连接所述高电平脉宽检测引脚COMP，测量每个内部时钟周期高电平脉宽即得BOOST变换器的最小导通时间minton。在所述最小导通时间测试模式下，所述第一传输门开关S1处于关断状态，所述第二传输门开关S2处于开通状态。所述时钟电路Clk的输入端连接降频屏蔽电路。所述降频屏蔽电路为第七与门逻辑电路I7，所述第七与门逻辑电路I7的第一输入端连接降频探测端SKIP_det，第二输入端连接最小导通时间测试信号Test_minton(Test_mintonB)。
本发明提出一种测试BOOST最小导通时间的方法，通过引入最小导通时间测试模式，还原导通时间通路上的延迟时间，进而与PWM比较器blanking时间一起，共同决定BOOST的最小导通时间，从而测试出最小导通时间并输出到芯片外部。
本发明通过引入最小导通时间测试模式，在开环情况下还原导通时间通路上的延迟时间，进而与PWM比较器blanking时间比较，二者中时间较长者决定BOOST的最小导通时间，然后输出到COMP引脚，从而在开环情况下快速测试出最小导通时间并输出到芯片外部。
图1表示了本发明的最小导通时间测试电路，其工作原理如下：当上电初始化完成之后，通过检测FB的第三个上升沿进入最小导通时间测试模式，然后FB就一直保持在逻辑高电平，因此误差放大器输出端一直处于下钳位状态，导致下管电流只要高于最小峰值电流就立马关断。为了保证本设计测试时内部时钟clock频率正常，通过与门I7在最小导通时间测试模式下强制clock不发生降频。
M_div1、Mdiv2和跨导放大器gcs共同构成下管电流采样电路，当M_div1开启后，通过采样SW处电压，转化为采样电流Ics落在R3电阻上在sum处产生压降，sum与eaout电压进行比较，当sum高于eaout时PWM比较器产生MAIN_TRIP信号通过控制环路关断采样电路。
参考图1和图2，最小导通时间具体检测机制如下：
1.Clock上升沿来临在RS锁存器生成置高信号LS_ON：
一路LS_ON经过下管驱动电路中的LS_GATE_SNS_blank检测之后生成置高的LS_GATE_SNS信号，用于开启采样管M_div1，此时认为下管刚好完全开启，此时记为t1；
第二路LS_ON进入PWM比较器blanking电路(LS-BLANK模块)，同时LSD BLANK开始起屏蔽作用，输出的LS_BLANKB信号在屏蔽时间完成后变高，此时记为t2；
2.由于SW处外加电压源Vsw>Rds_LS*IminPK，一旦LS_GATE_SNS变高，经过gcs电路延迟时间之后sum点立马高于eaout；
3.再经过PWM比较器延迟时间之后PWM比较器翻转使MAIN_TRIP信号变高；
4.MAIN_TRIP信号变高之后等待LS_BLANKB时间是否变高，二者取后沿有效，从而决定LS_ON是否变低；
情况一：如果MAIN_TRIP信号变高之后，LS_BLANKB已经变高，则立马将LS_ON拉低；
情况二：如果MAIN_TRIP信号变高之后，LS_BLANKB仍为低，则等待LS_Blanking时间结束，直到LS_BLANKB变高才快速将LS_ON拉低；
5.LS_ON变低之后，由于LS_GATE_SNS blank只是上升沿单边延迟,下降沿时没有延迟,因此LS_ON变低之后LS_GATE_SNS立马变低，将LS_GATE_SNS变低时间记为t3；
由上述1-5的分析可知，(t3-t1)即为BOOST的最小导通时间，由于在最小导通时间测试模式下我们将eaout与COMP引脚通过开关S1断开，同时将内部信号LS_GATE_SNS与外部COMP引脚通过开关S2相连，因此测量每个内部时钟周期COMP引脚的高电平脉宽即为BOOST的最小导通时间。
本发明说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。在此指明，以上叙述有助于本领域技术人员理解本发明创造，但并非限制本发明创造的保护范围。任何没有脱离本发明创造实质内容的对以上叙述的等同替换、修饰改进和/或删繁从简而进行的实施，均落入本发明创造的保护范围。
Claims (8)
1.一种BOOST变换器最小导通时间测试方法，其特征在于，包括引入最小导通时间测试模式，所述最小导通时间测试模式通过还原导通时间通路上的延迟时间将下管导通采样控制信号第一个上升沿时刻设为t1，将下管导通采样控制信号第一个下降沿时刻设为t3，将BOOST变换器的最小导通时间设为minton，则minton＝t3-t1，所述下管导通采样控制信号第一个上升沿是下管开启信号经过下管驱动电路中的第六屏蔽电路进行上升沿单边延迟后形成，以匹配下管刚好完全开启，所述下管导通采样控制信号第一个下降沿与所述下管开启信号的第一个下降沿同步，所述下管开启信号的第一个下降沿通过下管电流采样电路被关断而形成。
2.根据权利要求1所述的BOOST变换器最小导通时间测试方法，其特征在于，所述下管为NMOS管，所述NMOS管的栅源互连后接地，所述NMOS管的漏极连接开关节点，所述开关节点连接电压源的正极，所述电压源的负极接地，所述开关节点连接所述下管电流采样电路。
3.根据权利要求2所述的BOOST变换器最小导通时间测试方法，其特征在于，所述下管电流采样电路包括第一分压采样NMOS管，所述第一分压采样NMOS管的漏极连接所述开关节点，所述第一分压采样NMOS管的栅极连接所述第六屏蔽电路的输出端，所述第一分压采样NMOS管的源极与第二分压采样NMOS管的漏极互连后连接跨导放大器的正向输入端，所述跨导放大器的负向输入端与所述第二分压采样NMOS管的源极均接地，所述第二分压采样NMOS管的栅极连接电源电压端，所述跨导放大器的输出端连接采样节点，所述采样节点通过第三电阻接地。
4.根据权利要求2所述的BOOST变换器最小导通时间测试方法，其特征在于，所述采样节点连接脉宽调制比较器的正向输入端，所述脉宽调制比较器的负向输入端连接误差放大器的输出端，所述脉宽调制比较器的输出端连接第四与门逻辑电路第一输入端，所述第四与门逻辑电路第二输入端连接第三屏蔽电路的输出端，所述第四与门逻辑电路的输出端连接RS锁存器的第二输入端，所述RS锁存器的第一输入端连接时钟电路的输出端，所述RS锁存器的输出端第一路连接第六屏蔽电路的输入端，第二路连接所述第三屏蔽电路的输入端。
5.根据权利要求4所述的BOOST变换器最小导通时间测试方法，其特征在于，所述误差放大器的正向输入端连接参考电压端，负向输入端连接反馈电压端，输出端第一路连接第一NMOS管的源极，第二路通过第一传输门开关连接高电平脉宽检测引脚，所述第一NMOS管的栅极连接下钳位信号端，所述第一NMOS管的漏极连接电源电压端，第六屏蔽电路的输出端通过第二传输门开关连接所述高电平脉宽检测引脚，测量每个内部时钟周期高电平脉宽即得BOOST变换器的最小导通时间minton。
6.根据权利要求5所述的BOOST变换器最小导通时间测试方法，其特征在于，在所述最小导通时间测试模式下，所述第一传输门开关处于关断状态，所述第二传输门开关处于开通状态。
7.根据权利要求4所述的BOOST变换器最小导通时间测试方法，其特征在于，所述时钟电路的输入端连接降频屏蔽电路。
8.根据权利要求7所述的BOOST变换器最小导通时间测试方法，其特征在于，所述降频屏蔽电路为第七与门逻辑电路，所述第七与门逻辑电路的第一输入端连接降频探测端，第二输入端连接最小导通时间测试信号。
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| CN118100606A (zh) * | 2024-04-28 | 2024-05-28 | 深圳市微源半导体股份有限公司 | 最小导通时间电路及直流-直流变换器 |
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- 2021-12-29 CN CN202111643125.2A patent/CN116418201A/zh active Pending
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| CN118100606A (zh) * | 2024-04-28 | 2024-05-28 | 深圳市微源半导体股份有限公司 | 最小导通时间电路及直流-直流变换器 |
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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