CN116417031A - 存储器件 - Google Patents

Abstract

提供了一种存储器件。所述存储器件包括：存储器存储体，所述存储器存储体包括多个存储体，所述多个存储体中的每个存储体包括存储单元；以及PIM(存储器中处理)电路，所述PIM电路包括多个PIM块，每个所述PIM块包括算术逻辑单元(ALU)和地址生成单元，所述ALU被配置为使用从所述多个存储体中的至少一个存储体获取的内部数据来执行算术运算。所述多个PIM块包括分配给至少一个第一存储体的第一PIM块和分配给至少一个第二存储体的第二PIM块。所述第一PIM块的所述地址生成单元被配置为针对所述至少一个第一存储体生成第一内部行地址，并且所述第二PIM块的所述地址生成单元被配置为针对所述至少一个第二存储体生成第二内部行地址。

Description

存储器件

相关申请的交叉引用

本申请要求于2022年4月22日在韩国知识产权局提交的韩国专利申请No.10-2022-0049841和于2022年1月6日在韩国知识产权局提交的韩国专利申请No.10-2022-0001956的权益，这些韩国专利申请的全部公开内容通过引用并入本文以用于所有目的。

技术领域

本发明构思涉及一种存储器件。

背景技术

存储器件是用于存储数据的器件并且在各种系统中被采用。除了存储器件之外，系统还可以包括执行算术运算的算术处理装置，并且该算术处理装置可以获取存储在存储器件中的数据并且使用所获取的数据来执行各种算术运算。然而，由于算术处理装置必须在从存储器件获取数据之后执行算术运算，所以算术处理速度会降低。为了解决这样的问题，已提出一种在存储器件内部安装能够执行部分算术运算的存储器中处理(PIM)块的方法。

发明内容

示例实施例提供一种存储器件，所述存储器件包括多个存储体和多个存储器中处理(PIM)块，其中，除了基于从外部主机接收到的地址之外，还通过基于由多个PIM块分别生成的地址同时地访问多个存储体的不同地址来获取数据。

根据示例实施例，一种存储器件包括：存储器存储体，所述存储器存储体包括多个存储体，所述多个存储体中的每个存储体包括存储单元；以及PIM(存储器中处理)电路，所述PIM电路包括多个PIM块，每个所述PIM块包括算术逻辑单元(ALU)和地址生成单元，所述ALU被配置为使用从所述多个存储体中的至少一个存储体获取的内部数据来执行算术运算。所述多个PIM块包括分配给至少一个第一存储体的第一PIM块和分配给至少一个第二存储体的第二PIM块，所述第一PIM块的所述地址生成单元被配置为针对所述至少一个第一存储体生成第一内部行地址，所述第二PIM块的所述地址生成单元被配置为针对所述至少一个第二存储体生成第二内部行地址，并且所述第一内部行地址和所述第二内部行地址指示不同行。

根据示例实施例，一种存储器件包括：存储器存储体，所述存储器存储体包括至少一个存储体，每个所述存储体包括存储单元；PIM(存储器中处理)电路，所述PIM电路包括多个PIM块，所述多个PIM块被配置为使用从外部主机接收到的外部数据或从所述存储器存储体接收到的内部数据中的至少一者来执行算术处理；以及控制逻辑，所述控制逻辑被配置为控制所述存储器存储体和所述PIM电路。所述多个PIM块中的每个PIM块连接到所述存储器存储体包括的存储体当中的至少一个存储体，被配置为针对所连接的所述至少一个存储体生成内部行地址，并且被配置为利用所述内部行地址访问所连接的所述至少一个存储体中的每个存储体的不同行。

根据示例实施例，一种存储器件包括：多个核祼片，所述多个核祼片彼此堆叠并且通过多个穿硅通路经由多个通道彼此连接；以及缓冲器祼片，所述缓冲器祼片被配置为通过所述多个通道控制所述多个核祼片。所述多个核祼片中的至少一个核祼片包括：多个存储体，所述多个存储体均包括多个存储单元；以及多个PIM(存储器中处理)块，所述多个PIM块对应于所述多个存储体并且被配置为响应于从所述缓冲器祼片接收到的命令使用存储在所述多个存储体中的至少一个存储体中的数据来执行算术运算。所述多个PIM块中的每个PIM块被配置为独立地生成用于访问所述多个存储体中的对应存储体以获取在所述算术运算中使用的所述数据的行地址。

附图说明

根据结合附图进行的以下详细描述，将更清楚地理解本发明构思的上述及其他方面、特征和优点，在附图中：

图1是图示了包括根据本发明构思的示例实施例的存储器件的存储器系统的示意性框图；

图2是示意性地图示了根据本发明构思的示例实施例的存储器件的图；

图3是示意性地图示了根据本发明构思的示例实施例的数据的图；

图4是图示了根据本发明构思的示例实施例的存储器件的操作的图；

图5是图示了根据本发明构思的示例实施例的存储器件的操作的图；

图6是示意性地图示了根据本发明构思的示例实施例的存储器件的操作的图；

图7A和图7B是示意性地图示了根据本发明构思的示例实施例的存储器件中包括的多路选择器的图；

图8是示意性地图示了根据本发明构思的示例实施例的存储器件中包括的地址生成单元的图；

图9是示意性地图示了根据本发明构思的示例实施例的存储器件中包括的地址生成单元的图；

图10是图示了根据本发明构思的示例实施例的存储器件的操作的图；

图11是示意性地图示了根据本发明构思的示例实施例的存储器件的图；

图12是示意性地图示了根据本发明构思的示例实施例的存储器件中包括的地址生成单元的图；

图13是示意性地图示了根据本发明构思的示例实施例的存储器件中包括的地址生成单元的图；

图14是图示了根据本发明构思的示例实施例的存储器件的操作的图；

图15和图16是图示了根据本发明构思的示例实施例的存储器件的操作的图；

图17是示意性地图示了根据本发明构思的示例实施例的存储器件的图。

具体实施方式

以下，将参考附图描述示例实施例。

图1是图示了包括根据本发明构思的示例实施例的存储器件的存储器系统的示意性框图。

参考图1，存储器系统1可以包括存储器件10和存储器控制器50。作为示例，存储器系统1可以被包括在台式计算机、膝上型计算机、智能电话、个人数字助理(PDA)、便携式媒体播放器、平板装置、可穿戴装置等中，但是不一定限于此。

存储器件10可以是诸如以下的动态随机存取存储器(DRAM)：DDR SDRAM(双倍数据速率同步动态随机存取存储器)、LPDDR(低功率双倍数据速率)SDRAM、GDDR(图形双倍数据速率)SDRAM、RDRAM(存储器总线式动态随机存取存储器)等。然而，本发明构思不一定限于此，根据示例实施例，存储器件10可以是诸如以下的非易失性存储器：闪存、磁性RAM(MRAM)、铁电RAM(FeRAM)、相变RAM(PRAM)和/或电阻式RAM(ReRAM)。

存储器控制器50可以包括存储器接口，并且可以通过该存储器接口向存储器件10发送用于控制存储器件10的操作的信号。例如，存储器控制器50向存储器件10提供控制命令CMD和地址ADDR，并且存储器件10可以通过参考由地址ADDR指定的地址来执行由命令CMD指示的操作。

存储器控制器50可以根据来自外部主机HOST的请求控制存储器件10。存储器控制器50可以使用各种协议与外部主机HOST通信。

例如，存储器控制器50可以使用诸如以下的接口协议与外部主机HOST通信：快速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)。另外，诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)或集成驱动电子设备(IDE)的各种其他接口协议可以被应用于外部主机HOST与存储器控制器50之间的协议。

根据示例实施例，存储器控制器50可以被包括在外部主机HOST中。在这种情况下，外部主机HOST可以直接地控制存储器件10。

存储器件10可以包括存储器存储体20、PIM电路30和控制逻辑40。存储器存储体20可以包括多个存储体BK_1至BK_N(这里，N是等于或大于2的自然数)。

多个存储体BK_1至BK_N中的每一者可以包括行译码器、列译码器和存储单元阵列，存储单元阵列包括多个存储单元。多个存储体BK_1至BK_N中的每一者可以包括沿行方向设置的多条字线并且可以包括沿列方向设置的多条位线。多个存储单元可以通过多条字线连接到行译码器并且可以通过位线连接到列译码器。

控制逻辑40可以从外部主机HOST接收地址ADDR和控制命令CMD。地址ADDR可以包括行地址和列地址中的至少一者，行地址指示包括在多个存储体BK_1至BK_N中的每一者中的存储单元阵列的行中的至少一行，列地址指示包括在多个存储体BK_1至BK_N中的每一者中的存储单元阵列的列中的至少一列。多个存储体BK_1至BK_N中的每一者的行译码器可以通过参考行地址来选择多条字线中的至少一条字线，并且多个存储体BK_1至BK_N中的每一者的列译码器可以通过参考列地址来选择多条位线中的至少一条位线。

PIM电路30可以包括多个PIM块PB_1至PB_M(这里，M是大于或等于2的自然数)，并且多个PIM块PB_1至PB_M可以被设置为分别对应于多个存储体BK_1至BK_N。换句话说，第一PIM块PB_1可以被设置为对应于第一存储体BK_1，第二PIM块PB_2可以被设置为对应于第二存储体BK_2，并且第M PIM块PB_M可以被设置为对应于第N存储体BK_N。在这种情况下，M可以是与N相同的值。

然而，本发明构思不一定限于此，根据示例实施例，多个存储体可以被设置为对应于一个PIM块，并且多个PIM块可以被设置为对应于一个存储体。例如，多个存储体BK_1至BK_N中的至少两个存储体可以共享多个PIM块PB_1至PB_M中的一个PIM块。

多个PIM块PB_1至PB_M中的每一者可以使用从多个存储体BK_1至BK_N中的至少一个存储体获取的内部数据来执行算术处理。另外，多个PIM块PB_1至PB_M中的每一者可以针对多个存储体BK_1至BK_N中的每一者生成行地址。

例如，多个PIM块PB_1至PB_M中的每一者可以包括生成行地址和列地址中的至少一者的地址生成单元。该地址生成单元可以使用从外部主机HOST接收到的外部数据DATA和从多个存储体BK_1至BK_N中的至少一者获取的内部数据中的至少一者，来生成行地址和列地址中的至少一者。在这种情况下，外部数据DATA可以包括针对行地址和列地址中的至少一者的地址信息，并且包括该地址信息的外部数据DATA可以通过存储器件10的数据焊盘被传输。

在本发明构思的示例实施例中，可以根据存储器件10的操作模式来选择和使用从外部主机HOST接收到的地址ADDR和在PIM块PB_1至PB_M中的每一者中生成的地址中的一者。例如，在通过参考从外部主机HOST接收到的地址ADDR访问多个存储体BK_1至BK_N的情况下，可以同时访问多个存储体BK_1至BK_N中的每一者的相同行和/或列。

在本发明构思的示例实施例中，可以在被设置为对应于多个存储体BK_1至BK_N的多个PIM块PB_1至PB_M中的每一者中直接地生成行地址和/或列地址，从而可以同时地访问多个存储体BK_1至BK_N中的每一者的不同行和/或列。

因此，由于可以在多个存储体BK_1至BK_N中的每一者中同时地执行对不同行和/或列的访问，所以数据访问模式可以是多样化的。另外，由于存储在多个存储体BK_1至BK_N中的每一者的不同行和/或列中的数据可以被同时读取，所以可以缩短读取操作READ所需要的时间，从而改善PIM电路30的算术运算处理速度并且改善功耗。

图2是示意性地图示了根据本发明构思的示例实施例的存储器件的图。

参考图2，根据本发明构思的示例实施例的存储器件100可以包括存储体110、PIM块120和多路选择器130。存储体110可以包括存储单元阵列111、行译码器(ROWDEC)112和列译码器(COLDEC)113，存储单元阵列111包括多个存储单元，PIM块120可以包括地址生成单元121、模式寄存器122、存储寄存器123和算术逻辑单元(ALU)124。

例如，存储体110可以是根据图1所图示的示例实施例的多个存储体BK_1至BK_N中的一者。存储体110可以包括沿行方向布置的多条字线和沿列方向布置的多条位线。多个存储单元可以通过字线连接到行译码器112，并且可以通过多条位线连接到列译码器113。

根据图1所图示的示例实施例，PIM块120可以是多个PIM块PB_1至PB_M中的一者。在图2所图示的示例实施例中，一个PIM块120被分配给一个存储体110，但是存储体110与PIM块120之间的匹配关系不一定限于此，并且可以根据示例实施例变化。以下，为了方便，将描述一个PIM块120被分配给一个存储体110的示例实施例。

地址生成单元121可以使用从外部主机HOST接收到的外部数据EDATA和从存储体110接收到的内部数据IDATA中的至少一者来生成内部行地址X-ADDR。根据示例实施例，从外部主机HOST接收到的外部数据EDATA和从存储体110获取的内部数据IDATA中的至少一者可以被暂时存储在存储寄存器123中。必要时，地址生成单元121可以通过获取存储在存储寄存器123中的外部数据EDATA和内部数据IDATA中的至少一者来生成内部行地址X-ADDR。

从外部主机HOST接收到的外部行地址E-ADDR可以被输入到多路选择器130，地址生成单元121可以生成内部行地址X-ADDR并且将所生成的内部行地址X-ADDR输入到多路选择器130。多路选择器130可以选择外部行地址E-ADDR和内部行地址X-ADDR中的一者并且将所选择的地址作为输出地址O-ADDR输出到行译码器112。

模式寄存器122可以存储模式信息M_info，并且模式信息M_info可以由多路选择器130使用来选择外部行地址E-ADDR和内部行地址X-ADDR中的一者。外部主机HOST可以通过输入/输出电路来控制从模式寄存器122输出的模式信息M_info的值。换句话说，多路选择器130可以使用从模式寄存器122提供的模式信息M_info来选择外部行地址E-ADDR和内部行地址X-ADDR中的一者，并且将所选择的地址输出到行译码器112。因此，行译码器112可以通过参考从外部主机HOST提供的外部行地址E-ADDR和由PIM块120的地址生成单元121生成的内部行地址X-ADDR中的一者，来选择连接到存储单元阵列111的至少一条字线。

同时，ALU 124可以使用从存储体110获取的内部数据IDATA来执行各种算术运算。例如，ALU 124可以执行算术运算(诸如，数据反转、数据移位、数据交换、数据比较)、逻辑运算(诸如，与(AND)以及异或(XOR))、以及数值运算(诸如，加法和减法)。

图3是示意性地图示了根据本发明构思的示例实施例的数据的图。

根据图3所图示的示例实施例的数据200可以是从外部主机HOST获取的外部数据EDATA和从存储体110获取的内部数据IDATA中的一者，并且将一起参考图2被描述。如上所述，从外部主机HOST发送的外部数据EDATA可以由地址生成单元121和/或存储寄存器123接收。另外，地址生成单元121和/或存储寄存器123可以从存储体110接收内部数据IDATA。

当图3所图示的数据200为从外部主机HOST接收到的外部数据EDATA时，数据200可以包括多个行地址和/或多个列地址。外部数据EDATA可以通过连接到外部主机HOST的存储器件100的焊盘之中的用于交换数据信号的数据焊盘被接收，并且可以包括多个地址200_1至200_N。

例如，从外部主机HOST输出的外部行地址E-ADDR可以包括14位信息，在这种情况下，存储单元阵列111可以包括2¹⁴个行。由外部主机HOST提供的外部数据EDATA可以包括256位信息。外部主机HOST可以通过向和从数据焊盘交换的外部数据EDATA来提供多个行地址和/或列地址。在这种情况下，可以在一个外部数据EDATA中提供多达18个行地址。

根据示例实施例，数据200可以包括位于多个地址200_1至200_N之间的虚设(dummy)位，除了多个地址200_1至200_N之外的剩余部分201可以包括虚设位和结束指令中的至少一者。

根据示例实施例，数据200可以是从存储体110获取的内部数据IDATA，在这种情况下，数据200可以包括与外部数据EDATA的情况相同的256位信息。如上所述，数据200可以包括多个地址200_1至200_N，根据示例实施例，可以在多个地址200_1至200_N之间包括至少一个虚设位。数据200的除了多个地址之外的部分201可以包括至少一个虚设位和结束指令中的至少一者。

图4是图示了根据本发明构思的示例实施例的存储器件的操作的图。

参考图4，存储器件300可以包括具有存储单元311的存储体310和PIM块320，并且PIM块320可以包括地址生成单元321。例如，可以根据参考图2描述的示例实施例来理解存储体310、PIM块320和地址生成单元321中的每一者。

地址生成单元321可以接收数据330，并且数据330可以是参考图3描述的数据200。换句话说，数据330可以是从外部主机HOST接收到的外部数据EDATA和从存储体310获取的内部数据IDATA中的一者，并且可以包括多个地址330_1至330_N。

地址生成单元321可以顺序地接收包括在数据330中的多个地址330_1至330_N。例如，地址生成单元321可以接收第一地址300_1并且使用第一地址300_1来生成内部行地址X-ADDR，以及将所生成的内部行地址X-ADDR输出到存储体310。

使用第一地址330_1生成内部行地址X-ADDR的地址生成单元321接下来可以接收第二地址300_2，并且可以使用第二地址300_2将所生成的内部行地址X-ADDR输出到存储体310。此后，地址生成单元321可以接收第三地址300_3并且生成内部行地址X-ADDR。可以参考以上参考图3描述的示例实施例来理解数据330的结构。然而，根据示例实施例，是否存在虚设位、虚设位的数量、是否存在结束指令、以及从数据330读取多个地址300_1-300_N的次序可以变化。

图5是图示了根据本发明构思的示例实施例的存储器件的操作的图。

参考图5，根据本发明构思的示例实施例的存储器件400可以包括具有存储单元411的存储体410和PIM块420，并且PIM块420可以包括地址生成单元421、存储寄存器422等。例如，存储体410、PIM块420、地址生成单元421和存储寄存器422中的每一者可以是参考图2描述的存储体110、PIM块120、地址生成单元121和存储寄存器123中的相应一者。以下，将参考图2对此进行描述。

存储寄存器422可以存储数据423。数据423可以是从外部主机HOST接收到的外部数据EDATA和从存储体410获取的内部数据IDATA中的一者。例如，数据423可以是参考图3描述的数据200。因此，数据423可以包括多个行地址423_1至423_N、虚设位和结束指令中的至少一者。

地址生成单元421可以在必要时使用存储在存储寄存器422中的数据423来生成内部行地址X-ADDR。如参考图4所描述的，地址生成单元421可以通过顺序地使用存储在存储寄存器422中的数据423中的多个地址423_1至423_N来生成内部行地址X-ADDR。

图6是示意性地图示了根据本发明构思的示例实施例的存储器件的操作的图。

参考图6，根据本发明构思的示例实施例的存储器件500可以包括具有第一存储单元511的第一存储体510、第一PIM块520、具有第二存储单元541的第二存储体540和第二PIM块550。第一PIM块520可以包括第一地址生成单元521，第二PIM块550可以包括第二地址生成单元551。可以参考以上参考图2至图5描述的示例实施例来理解对第一地址生成单元521和第二地址生成单元551的结构和操作的描述。

第一地址生成单元521可以接收第一数据530，第二地址生成单元551可以接收第二数据560。第一数据530可以是从外部主机HOST接收到的外部数据EDATA和从第一存储体510获取的内部数据IDATA中的一者，并且第二数据560可以是从外部主机HOST接收到的外部数据EDATA和从第二存储体540获取的内部数据IDATA中的一者。

第一数据530和第二数据560可以具有与参考图3描述的数据200类似的结构。第一数据530可以包括多个地址530_1至530_N、虚设位和结束指令中的至少一者，第二数据560可以包括多个地址560_1至560_N、虚设位和结束指令中的至少一者。根据示例实施例，第一地址生成单元521和第二地址生成单元551可以分别顺序地接收第一数据530和第二数据560，或者可以分别同时地接收第一数据530和第二数据560。

在第一地址生成单元521使用包括在第一数据530中的多个地址530_1至530_N当中的一个地址522来输出第一内部行地址X-ADDR1的同时，第二地址生成单元551可以使用包括在第二数据560中的多个地址560_1至560_N当中的一个地址552来输出第二内部行地址X-ADDR2。由于包括在第一数据530中的多个地址530_1至530_N和包括在第二数据560中的多个地址560_1至560_N可以彼此不同，所以由第一内部行地址X-ADDR1和第二内部行地址X-ADDR2中的每一者指示的行也可以不同。

由于由第一内部行地址X-ADDR1指示的第一存储体510的行和由第二内部行地址X-ADDR2指示的第二存储体540的行可以彼此不同，所以数据访问模式可以是多样化的，并且由于可以同时访问要针对每个存储体访问的行，所以可以改善存储器件的读取操作所需要的时间和功耗。

图7A和图7B是示意性地图示了根据本发明构思的示例实施例的存储器件中包括的多路选择器的图。

例如，图7A和图7B所图示的多路选择器600可以是参考图2描述的多路选择器130。以下，将一起参考图2对此进行描述。

参考图7A和图7B，多路选择器600可以接收从外部主机HOST提供的外部行地址E-ADDR、从PIM块提供的内部行地址X-ADDR、以及从模式寄存器提供的模式信息M_info。

多路选择器600可以根据模式信息M_info的值来选择外部行地址E-ADDR和内部行地址X-ADDR中的一者并且将所选择的地址输出到行译码器，并且外部主机HOST可以通过存储器件的输入/输出电路来控制从模式寄存器输出的模式信息M_info的值。

例如，模式信息M_info可以是包括1位的二进制值。在用于将数据存储在存储器件中的存储模式中，外部主机可以控制模式寄存器输出具有值0的模式信息M_info。在这种情况下，如图7A所图示的，多路选择器600可以选择外部行地址E-ADDR并且将所选择的外部行地址E-ADDR输出到行译码器112。

同时，在用于对存储在存储体中的内部数据进行算术运算的算术运算模式的情况下，外部主机可以控制模式寄存器输出具有值1的模式信息M_info，并且在这种情况下，如图7B所图示的，多路选择器600可以选择内部行地址X-ADDR并且将所选择的内部行地址X-ADDR输出到行译码器。

然而，本发明构思不一定限于此，并且模式信息M_info可以具有的值以及可以根据模式信息M_info的值选择的地址可以根据示例实施例变化。

图8是示意性地图示了根据本发明构思的示例实施例的存储器件中包括的地址生成单元的图。

参考图8，地址生成单元700可以包括地址寄存器710和地址译码器720。作为示例，图8可以是示意性地图示了参考图1至图7B描述的地址生成单元中的至少一个的图。

地址寄存器710可以存储和/或输出关于指示存储体的行的行地址的信息。地址寄存器710可以接收数据DATA，并且数据DATA可以是从外部主机接收到的外部数据和从存储体获取的内部数据中的一者。地址寄存器710可以使用所接收到的数据DATA向地址译码器720输出针对内部行地址的数据。

在地址寄存器710中，针对存储体中的要被访问的特定行地址而不是存在于存储体中的每个行地址的数据可以被选择性地存储，所述数据对于被设置为对应于多个存储体中的每个存储体的多个PIM块的每个PIM块的每个地址寄存器而言可以是不同的。因此，通过在分别与多个存储体中的每个存储体相对应的多个PIM块中的每个PIM块的地址寄存器710中存储不同的数据DATA并且针对每个地址寄存器710接收不同的数据DATA，可以针对多个存储体中的每个存储体访问不同行。

图9是示意性地图示了根据本发明构思的示例实施例的存储器件中包括的地址生成单元的图。

参考图9，地址生成单元800可以包括索引寄存器810、步幅寄存器820、基址寄存器830和地址译码器840。作为示例，图9可以是简单地图示了参考图1至图7B描述的地址生成单元中的至少一个的图。以下，将一起参考图2对此进行描述。

索引寄存器810可以存储与存在有要从存储体读取的数据的行的行地址相对应的信息。索引寄存器810可以接收数据DATA，并且数据DATA可以是从外部主机HOST接收到的外部数据EDATA和从存储体获取的内部数据IDATA中的至少一者。索引寄存器810可以使用数据DATA来输出索引值ID。

步幅寄存器820和基址寄存器830中的每一者可以存储用于计算出存储体110中的要被访问的行的行地址的信息。步幅寄存器820可以输出步幅值ST，并且基址寄存器830可以输出基址值BS。地址译码器840可以接收通过对索引值ID、步幅值ST和基址值BS进行算术运算而获得的值，并且输出内部行地址X-ADDR。

例如，地址译码器840可以接收通过将索引值ID乘以步幅值ST并且与基址值BS相加而获得的值。换句话说，当存储在索引寄存器810中的值之一为I，存储在步幅寄存器820中的值之一为S，并且存储在基址寄存器830中的值之一为B时，由地址生成单元800生成的内部行地址X-ADDR可以对应于I*S+B值(即，I[逻辑与(AND)]S[逻辑或(OR)]B)。

当存储体中的要被访问的数据以规则间隔被存储时，与规则间隔相对应的值可以被存储在步幅寄存器820中，并且与存在有要被访问的数据的行相对应的索引值ID可以被存储在索引寄存器810中。基址值BS可以具有与包括以规则间隔分布的数据的多个行当中的第一行相对应的值。

图9所图示的地址生成单元800可以不存储要被访问的行的整个行地址，而是使用索引值ID、步幅值ST和基址值BS来生成内部行地址X-ADDR，从而减少存储在地址生成单元800中的数据量。

另外，根据示例实施例，地址生成单元800可以包括存储偏移信息的偏移寄存器，可以从外部主机HOST接收参考地址和控制命令，并且可以基于参考地址和偏移地址生成内部行地址X-ADDR。

图10是图示了根据本发明构思的示例实施例的存储器件的操作的图。

存储器件900可以包括存储体910和PIM块920，并且PIM块920可以包括地址生成单元921。例如，地址生成单元921可以是参考图9描述的地址生成单元800。以下，将一起参考图9对它进行描述。

存储体910可以包括多个行，要被访问的数据可以以规则间隔存储在多个行911至914中，并且存储有数据的多个行911至914可以对应于多个内部行地址X-ADDR A至X-ADDRD。在图10所图示的示例实施例中，要被访问的数据被存储在四个行911至914中，但是本发明构思不限于此，并且存储有要被访问的数据的行的数量和布置可以根据示例实施例变化。

作为示例，存在有存储体910中的要被访问的数据的行可以是第7行、第12行、第17行、第22行和第27行。在这种情况下，{0,1,2,3,4}值可以被存储在索引寄存器810中以访问以上行。步幅寄存器820可以存储与存在有数据的行之间的间隔相对应的{5}，并且基址寄存器830可以存储与要被访问的行地址当中的第一行地址相对应的{7}。

索引寄存器810可以根据所接收到的数据DATA来输出{0,1,2,3,4}值中的一个值作为索引值ID。输出的值可以乘以作为从步幅寄存器820输出的步幅值的5，然后可以被加到从基址寄存器830输出的基址值7。在接收到经算术运算的值之后，地址译码器840可以向存储体输出内部行地址X-ADDR。

图11是示意性地图示了根据本发明构思的示例实施例的存储器件的图。

参考图11，根据本发明构思的示例实施例的存储器件1000可以包括存储体1010、PIM块1020、第一多路选择器1030和第二多路选择器1040。存储体1010可以包括存储单元阵列1011、行译码器1012和列译码器1013，并且PIM块1020可以包括地址生成单元1021、模式寄存器1022、存储寄存器1023和ALU 1024。

外部主机HOST可以向第一多路选择器1030输出外部行地址E-ADDR1并且可以向第二多路选择器1040输出外部列地址E-ADDR2。地址生成单元1021可以向第一多路选择器1030输出内部行地址X-ADDR并且可以向第二多路选择器1040输出内部列地址Y-ADDR。

第一多路选择器1030可以选择外部行地址E-ADDR1和内部行地址X-ADDR中的一者并且将所选择的地址作为第一输出地址OUT1输出到行译码器1012，而第二多路选择器1040可以选择外部列地址E-ADDR2和内部列地址Y-ADDR中的一者并且将所选择的地址作为第二输出地址OUT2输出到列译码器1013。模式寄存器1022可以存储模式信息M_info。模式信息M_info可以由第一多路选择器1030使用来选择外部行地址E-ADDR1和内部行地址X-ADDR中的一者并且可以由第二多路选择器1040使用来选择外部列地址E-ADDR2和内部列地址Y-ADDR中的一者。外部主机HOST可以控制模式寄存器1022输出预先确定的模式信息M_info。

例如，当对从存储体1010获取的数据进行算术运算或者访问多个存储体中的每个存储体中的相同行和/或列时，外部主机HOST可以控制模式寄存器1022输出预先确定的模式信息M_info值，使得第一多路选择器1030选择外部行地址E-ADDR1并且第二多路选择器1040选择外部列地址E-ADDR2。同时，当外部主机HOST访问多个存储体中的每个存储体中的不同行和/或列时，外部主机HOST可以控制模式寄存器1022输出预先确定的模式信息M_info，使得第一多路选择器1030选择内部行地址X-ADDR并且第二多路选择器1040选择内部列地址Y-ADDR。

因此，行译码器1012可以通过参考从外部主机HOST提供的外部行地址E-ADDR1和由PIM块1020的地址生成单元1021生成的内部行地址X-ADDR中的一者来选择多条字线中的至少一条字线，并且列译码器1013可以通过参考从外部主机HOST提供的外部列地址E-ADDR2和由PIM块1020的地址生成单元1021生成的内部列地址Y-ADDR中的一者来选择多条位线中的至少一条位线。

根据图11所图示的示例实施例，通过在PIM块内部生成内部行地址X-ADDR和内部列地址Y-ADDR，可以更迅速地访问存储体1010中的要被访问的数据，并且可以改善功耗。

可以参考以上参考图2描述的示例实施例来理解存储寄存器1023和ALU 1024的结构和/或操作。

图12是示意性地图示了根据本发明构思的示例实施例的存储器件中包括的地址生成单元的图。

参考图12，地址生成单元1100可以包括地址寄存器1110和地址译码器1120。作为示例，图12可以是简单地图示了图11所图示的地址生成单元1021的图，并且图12所图示的地址寄存器1110和地址译码器1120的结构和操作可以类似于图8中描述的地址生成单元。以下，将一起参考图11对它进行描述。

地址寄存器1110可以接收数据DATA，并且如参考图3描述的那样，数据DATA可以是从外部主机HOST接收到的外部数据EDATA和从存储体1010获取的内部数据IDATA中的一者。数据DATA可以包括至少一个行地址和至少一个列地址，并且可以包括虚设位和结束指令。

例如，从外部主机HOST输出的外部行地址E-ADDR1可以包括14位信息，并且在这种情况下，存储单元阵列可以包括2¹⁴个行。从外部主机HOST输出的外部列地址E-ADDR2可以包括5位信息，并且在这种情况下，存储单元阵列可以包括2⁵个列。由外部主机HOST提供的外部数据EDATA可以包括256位信息。

外部主机HOST可以通过外部数据EDATA来提供多个行地址和多个列地址，而不是内部行地址X-ADDR和内部列地址Y-ADDR。当用于从存储单元阵列1011读取一个数据的行地址和列地址形成一个设置地址时，该一个设置地址可以包括19位信息。在这种情况下，可以针对一个数据DATA提供多达13个设置地址。

因此，当外部主机HOST通过外部数据EDATA来提供多个行地址和多个列地址时，可以利用外部数据EDATA一次访问存储在存储体1010的不同列和/或不同行中的至少一个数据。

地址寄存器1110可以存储和/或输出关于指示存储体1010的行的行地址的信息以及关于指示存储体1010的列的列地址的信息。地址寄存器1110可以接收从外部主机HOST接收到的外部数据EDATA和从存储体1010获取的内部数据IDATA中的至少一者，并且使用所接收到的数据向地址译码器1120输出关于行地址和列地址的信息。

针对存储体1010中的要被访问的特定行地址和列地址而不是存在于存储体1010中的所有行地址和列地址的数据可以被选择性地存储在地址寄存器1110中，所述数据对于被设置为对应于多个存储体中的每个存储体的PIM块的每个地址寄存器1110而言可以是不同的。因此，通过在分别与多个存储体相对应的多个PIM块中的每个PIM块的地址寄存器1110中存储不同的信息并且针对每个地址寄存器1110接收不同的数据DATA，可以访问多个存储体中的每个存储体的不同行和/或列。

然而，本发明构思不一定限于此，包括在存储体1010的存储单元阵列1011中的行和列的数量可以根据示例实施例变化，并且地址和数据DATA中可以包括的位的数量也可以变化。因此，数据DATA中可以包括的行地址和列地址的数量也可以变化。

图13是示意性地图示了根据本发明构思的示例实施例的存储器件中包括的地址生成单元的图。

参考图13，根据本发明构思的示例实施例的地址生成单元1200可以包括索引寄存器1210、步幅寄存器1220、基址寄存器1230和地址译码器1240。作为示例，图13可以是图11所图示的地址生成单元1021的示意图。以下，将参考图11对它进行描述。

索引寄存器1210、步幅寄存器1220和基址寄存器1230的结构和/或操作可以类似于参考图9描述的示例实施例的结构和/或操作。

与图9相比，索引寄存器1210可以存储与存在有存储体1010中的要被读取的数据的行的行地址相对应的信息以及与存在有存储体1010中的要被读取的数据的列的列地址相对应的信息。地址译码器1240可以接收通过对索引值ID、步幅值ST和基址值BS进行算术运算而获得的值，并且输出内部行地址X-ADDR和内部列地址Y-ADDR。

如先前参考图4描述的，图13所图示的地址生成单元1200可以使用索引值ID、步幅值ST和基址值BS来生成内部行地址X-ADDR和内部列地址Y-ADDR，而不是存储所有的要被访问的行的行地址和要被访问的列的列地址，从而减少存储在地址生成单元1200中的数据量。

图14是图示了根据本发明构思的示例实施例的存储器件的操作的图。

参考图14，根据本发明构思的示例实施例的存储器件1300可以包括多个存储体BK1至BK4和多个PIM块PB1至PB4。多个存储体BK1至BK4中的每一者可以包括存储单元阵列，并且多个PIM块PB1至PB4中的每一者可以使用从分别与多个PIM块PB1至PB4相对应的多个存储体BK1至BK4中的至少一者获取的数据来执行算术运算等。

当多个存储体BK1至BK4从外部主机HOST接收到地址ADDR而未接收到由多个PIM块PB1至PB4中的每一者生成的内部地址时，可以访问多个存储体BK_1至BK_N中的每一者的相同行和相同列。

例如，当要从第一存储体BK1读取的数据被存储在预先确定的存储单元1301中时，外部主机HOST可以提供与该预先确定的存储单元相对应的地址ADDR。此时，在其余存储体BK2至BK4中，即使在位于与在第一存储体BK1中访问的存储单元1301相同的位置处的存储单元1302至1304中不存在要被读取的数据，对应的存储单元1302至1304也被访问。

因此，当针对多个存储体BK1至BK4中的每一者要访问的数据存储在不同的存储单元中时，在读取操作所需要的时间和存储器件的功耗方面会出现低效率。

图15和图16是示意性地图示了根据本发明构思的示例实施例的存储器件的操作的图。

多个存储体BK1至BK4中的每一者可以被分配给多个PIM块PB1至PB4中的一者。然而，本发明构思不限于此，并且可以被分配给多个存储体BK1至BK4中的每一者的PIM块PB1至PB4的数量可以根据示例实施例变化。

首先参考图15，根据本发明构思的示例实施例的存储器件1400可以包括多个存储体BK1至BK4和多个PIM块PB1至PB4。例如，可以根据以上参考图2至图10描述的示例实施例中的至少一者来实现图15所图示的多个存储体BK1至BK4和多个PIM块PB1至PB4。

多个PIM块PB1至PB4中的每一者可以被提供有来自外部主机以及分别与多个PIM块PB1至PB4相对应的存储体中的至少一者的数据DATA1至DATA4。分别由多个PIM块PB1至PB4接收到的数据DATA1至DATA4可以是彼此不同的，因此，多个PIM块PB1至PB4中的每一者可以向分别与多个PIM块PB1至PB4相对应的多个存储体BK1至BK4中的相应一者提供不同的内部行地址X-ADDR1至X-ADDR4。因此，多个存储体BK1至BK4中的每一者可以同时访问存在于不同行和不同列中的存储单元1401至1404。

可以参考以上参考图2至图10描述的示例实施例来理解使用多个PIM块PB1至PB4中的数据DATA1至DATA4来生成内部行地址X-ADDR1至X-ADDR4的操作。

参考图16，根据本发明构思的示例实施例的存储器件1500可以包括多个存储体BK1至BK4和多个PIM块PB1至PB4。例如，可以根据以上参考图11至图13描述的示例实施例中的至少一者来实现图16所图示的多个存储体BK1至BK4和多个PIM块PB1至PB4。

多个PIM块PB1至PB4可以被提供有来自外部主机以及分别与多个PIM块PB1至PB4相对应的至少一个存储体的数据DATA1至DATA4。由多个PIM块PB1至PB4接收到的数据DATA1至DATA4可以是彼此不同的。

因此，多个PIM块PB1至PB4可以向分别与多个PIM块PB1至PB4相对应的多个存储体BK1至BK4提供包括不同的内部行地址和不同的内部列地址的不同的地址XY-ADDR1至XY-ADDR4。多个存储体BK1至BK4可以通过参考从多个PIM块PB1至PB4分别提供的不同的地址XY-ADDR1至XY-ADDR4来分别访问行和/或列不同的存储单元1501至1504。

可以参考以上参考图11至图13描述的示例实施例来理解使用分别在多个PIM块PB1至PB4中的多个数据DATA1至DATA4来生成地址的操作。

图17是示意性地图示了根据本发明构思的示例实施例的存储器件的图。

参考图17，根据本发明构思的示例实施例的存储器件可以是高带宽存储器件1600。该高带宽存储器件1600可以包括多个核裸片1610至1680和缓冲器祼片1690。在图17中，八个核祼片1610至1680和一个缓冲器祼片1690被图示为通过两个通道彼此连接，但是本发明构思不限于此，并且一个高带宽存储器件1600中的核祼片1610至1680的数量以及将核祼片1610至1680和缓冲器祼片1690连接的通道CH的数量可以根据示例实施例变化。

多个核裸片1610至1680中的每一者可以包括外围电路区域PERI和多个存储体BANK，并且缓冲器祼片1690可以包括存储器控制器MC和TSV区域TSV以及接口电路IF。

多个存储体BANK中的每一者可以包括行译码器、列译码器和存储单元阵列，存储单元阵列包括多个存储单元。

多个存储体BANK中的每一者可以包括沿行方向设置的多条字线以及沿列方向设置的多条位线。多个存储单元可以通过字线连接到行译码器，并且可以通过位线连接到列译码器。

外围电路区域PERI可以包括控制逻辑、输入/输出电路和多个PIM块。控制逻辑可以通过输入/输出电路来接收地址和控制命令，并且输入/输出电路可以通过穿硅通路(through-silicon via)连接到TSV区域TSV。

例如，可以根据以上参考图1至图16描述的PIM块中的至少一者来实现包括在外围电路区域PERI中的多个PIM块中的每一者。

缓冲器祼片1690可以通过接口电路IF从外部主机接收控制命令、地址和数据中的至少一者。TSV区域TSV可以是其中为外部主机与核祼片1610至1680之间的通信形成穿硅通路的区域。

如上所述，包括在外围电路区域PERI中的多个PIM块可以从外部主机和多个存储体中的至少一个存储体获取数据，并且使用所获取的数据来生成分别与多个PIM块相对应的存储体的行地址和列地址中的至少一者。因此，可以同时访问多个存储体BANK中的每一者中的不同位置中存储的数据。

根据本发明构思的示例实施例，可以独立地生成与存储器件中包括的多个PIM块相对应的存储体的地址。由于多个存储体接收由分别与多个存储体相对应的PIM块根据模式单独地生成的地址，所以数据访问模式可以是变化的。另外，由于可以同时读取多个存储体中的每一者的不同行中存储的数据，所以可以缩短存储器件的操作所需要的时间，可以改善PIM块的算术处理速度，并且可以改善功耗。

Claims (20)

1.一种存储器件，包括：

存储器存储体，所述存储器存储体包括多个存储体，所述多个存储体中的每个存储体包括存储单元；以及

PIM电路，所述PIM电路包括多个PIM块，每个所述PIM块包括ALU和地址生成单元，所述ALU被配置为使用从所述多个存储体中的至少一个存储体获取的内部数据来执行算术运算，所述PIM即存储器中处理，所述ALU即算术逻辑单元，

其中，所述多个PIM块包括分配给至少一个第一存储体的第一PIM块和分配给至少一个第二存储体的第二PIM块，

其中，所述第一PIM块的所述地址生成单元被配置为针对所述至少一个第一存储体生成第一内部行地址，

其中，所述第二PIM块的所述地址生成单元被配置为针对所述至少一个第二存储体生成第二内部行地址，并且

其中，所述第一内部行地址和所述第二内部行地址指示不同行。

2.根据权利要求1所述的存储器件，其中，所述地址生成单元被配置为：通过与外部主机交换数据信号的焊盘，从所述外部主机接收关于所述多个存储体中的至少一个存储体的行地址的信息。

3.根据权利要求1所述的存储器件，其中，所述地址生成单元被配置为：使用从所述多个存储体中的至少一个存储体获取的内部数据，来接收关于提供所述内部数据的所述多个存储体中的所述至少一个存储体的行地址的信息。

4.根据权利要求1所述的存储器件，还包括：

第一多路选择器，所述第一多路选择器被配置为从所述第一内部行地址和自外部主机接收到的外部行地址中选择地址，并且被配置为将所选择的所述地址输出到所述至少一个第一存储体，

其中，所述第一PIM块还包括模式寄存器，所述模式寄存器被配置为存储模式信息，并且

其中，所述第一多路选择器被配置为基于来自所述模式寄存器的所述模式信息从所述第一内部行地址和所述外部行地址中选择地址。

5.根据权利要求4所述的存储器件，

其中，当访问所述多个存储体中的每个存储体中的相同行时，所述第一多路选择器选择所述外部行地址，并且

其中，当访问所述多个存储体中的每个存储体中的不同行时，所述第一多路选择器选择所述第一内部行地址。

6.根据权利要求1所述的存储器件，

其中，所述第一PIM块包括存储寄存器，所述存储寄存器被配置为存储从外部主机接收到的外部数据或从所述至少一个第一存储体接收到的所述内部数据中的至少一者，并且

其中，所述第一PIM块的所述地址生成单元被配置为基于存储在所述存储寄存器中的数据生成所述第一内部行地址。

7.根据权利要求1所述的存储器件，其中，所述第一PIM块的所述地址生成单元包括偏移寄存器，所述偏移寄存器被配置为存储偏移信息，被配置为从外部主机接收参考地址和控制命令，并且被配置为基于所述参考地址和所述偏移信息生成所述内部行地址。

8.根据权利要求1所述的存储器件，

其中，所述第一PIM块的所述地址生成单元包括索引寄存器、步幅寄存器、基址寄存器和地址译码器，并且

其中，所述地址译码器被配置为：基于存储在所述索引寄存器中的索引值、存储在所述步幅寄存器中的步幅值和存储在所述基址寄存器中的基址值，输出所述第一内部行地址。

9.根据权利要求8所述的存储器件，其中，所述地址译码器被配置为：基于通过将所述基址值与所述索引值乘以所述步幅值所得的值相加而获得的值，输出所述第一内部行地址。

10.根据权利要求1所述的存储器件，

其中，所述第一PIM块的所述地址生成单元包括地址寄存器和地址译码器，所述地址寄存器被配置为存储关于所述第一内部行地址的信息，并且

其中，所述地址译码器被配置为基于存储在所述地址寄存器中的数据输出所述第一内部行地址。

11.根据权利要求1所述的存储器件，

其中，所述第一PIM块的所述地址生成单元被配置为针对所述至少一个第一存储体生成第一内部列地址，并且所述第二PIM块的所述地址生成单元被配置为针对所述至少一个第二存储体生成第二内部列地址，并且

其中，所述第一内部列地址和所述第二内部列地址指示彼此不同的相应列。

12.根据权利要求11所述的存储器件，还包括：

第一多路选择器，所述第一多路选择器被配置为选择作为来自外部主机的外部行地址或所述第一内部行地址中的一者的行地址，并且被配置为将所选择的所述行地址输出到所述至少一个第一存储体；以及

第二多路选择器，所述第二多路选择器被配置为选择作为来自所述外部主机的外部列地址或所述第一内部列地址中的一者的列地址，并且被配置为将所选择的所述列地址输出到所述至少一个第一存储体，

其中，所述第一PIM块还包括模式寄存器，所述模式寄存器被配置为存储模式信息，

其中，所述第一多路选择器被配置为基于所述模式信息选择所述外部行地址或所述第一内部行地址中的一者，并且

其中，所述第二多路选择器被配置为基于所述模式信息选择所述外部列地址或所述第一内部列地址中的一者。

13.根据权利要求12所述的存储器件，

其中，当访问所述多个存储体中的每个存储体中的相同行和相同列时，所述第一多路选择器选择所述外部行地址，并且所述第二多路选择器选择所述外部列地址，并且

其中，当访问所述多个存储体中的每个存储体中的不同行和不同列时，所述第一多路选择器选择所述第一内部行地址，并且所述第二多路选择器选择所述第一内部列地址。

14.根据权利要求1所述的存储器件，其中，所述多个存储体当中的至少两个存储体共享所述多个PIM块中的一个PIM块。

15.一种存储器件，包括：

存储器存储体，所述存储器存储体包括至少一个存储体，每个所述存储体包括存储单元；

PIM电路，所述PIM电路包括多个PIM块，所述多个PIM块被配置为使用从外部主机接收到的外部数据或从所述存储器存储体接收到的内部数据中的至少一者来执行算术处理，所述PIM电路即存储器中处理电路；以及

控制逻辑，所述控制逻辑被配置为控制所述存储器存储体和所述PIM电路，

其中，所述多个PIM块中的每个PIM块连接到所述存储器存储体包括的存储体当中的至少一个存储体，被配置为针对所连接的所述至少一个存储体生成内部行地址，并且被配置为利用所述内部行地址访问所连接的所述至少一个存储体中的每个存储体的不同行。

16.根据权利要求15所述的存储器件，还包括：

多路选择器，所述多路选择器被配置为接收来自所述外部主机的外部行地址或来自所述多个PIM块的所述内部行地址中的至少一者，

其中，所述多个PIM块中的每个PIM块包括地址生成单元，所述地址生成单元被配置为生成所述内部行地址，并且

其中，所述地址生成单元被配置为：使用从所述外部主机接收到的外部数据或从所述存储器存储体获取的内部数据中的至少一者来生成所述内部行地址。

17.根据权利要求16所述的存储器件，

其中，每个所述PIM块包括模式寄存器，并且

其中，所述多路选择器被配置为：基于来自所述模式寄存器的模式信息输出来自所述外部主机的所述外部行地址或来自所述多个PIM块的所述内部行地址中的一者。

18.根据权利要求15所述的存储器件，其中，每个所述PIM块被配置为针对与其连接的至少一个存储体生成内部列地址。

19.根据权利要求18所述的存储器件，其中，每个所述PIM块包括偏移寄存器和参考寄存器，所述偏移寄存器被配置为存储偏移地址，所述参考寄存器被配置为存储参考地址，并且每个所述PIM块被配置为基于所述偏移地址和所述参考地址生成所述内部行地址和所述内部列地址。

20.一种存储器件，包括：

多个核祼片，所述多个核祼片彼此堆叠并且通过多个穿硅通路经由多个通道彼此连接；以及

缓冲器祼片，所述缓冲器祼片被配置为通过所述多个通道控制所述多个核祼片，

其中，所述多个核祼片中的至少一个核祼片包括：

多个存储体，所述多个存储体均包括多个存储单元；以及

多个PIM块，所述多个PIM块对应于所述多个存储体并且被配置为响应于从所述缓冲器祼片接收到的命令使用所述多个存储体中的至少一个存储体中存储的数据来执行算术运算，所述PIM块即存储器中处理块，

其中，所述多个PIM块中的每个PIM块被配置为独立地生成用于访问所述多个存储体中的对应存储体以获取在所述算术运算中使用的所述数据的行地址。

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