CN116365205A - 一种叠层片式巴伦 - Google Patents

Abstract

本发明涉及一种叠层片式巴伦，包括基体、屏蔽模块以及设置在基体内部的电感器模块。屏蔽模块包括第一屏蔽层、第二屏蔽层和第三屏蔽层。电感器模块包括第四电感器、第二电感器、第一电感器和第三电感器。第四电感器和第二电感器位于第一屏蔽层和第二屏蔽层之间，第一电感器和第三电感器位于第二屏蔽层和第四屏蔽层之间。第三电感器包括并联的第三电感部和第四电感部，二者分别位于第一电感部的上下方并同时与第一电感部耦合，且与第一平衡信号端口依次串联。第四电感器包括并联的第五电感部和第六电感部，二者分别位于第二电感部的上下方并同时与第二电感部耦合，且与第二平衡信号端口依次串联。该叠层片式巴伦适用于特高频，提高了相对带宽。

Description

一种叠层片式巴伦

技术领域

本发明涉及微波射频领域，特别是涉及一种叠层片式巴伦。

背景技术

巴伦(balun)表示平衡不平衡转换器，其作为三端口的器件，包括一个输入端和两个输出端。输入端口就是所谓的非平衡端口，两个输出端就是所谓的平衡端口。它的主要作用是实现差分信号与单端信号之间的互相转换，并完成阻抗匹配。巴伦作为一个关键性的器件，一般应用在差分放大器，天线的馈电网络，平衡混频器等需要差分电路的系统中。

随着电子系统向小型化、轻量化和高性能方向不断发展，对器件的尺寸及性能提出更高的要求。比如，磁通耦合变压器巴伦、经典变压器巴伦、延迟线巴伦、自谐振巴伦和自耦变压器巴伦等传统巴伦的形式体积都比较大，同时相对带宽较窄。而Marchand巴伦结构虽然能满足小型化的尺寸要求，但只在高频段下实用，并不适用于特高频。

发明内容

基于此，有必要针对现有技术中的巴伦结构不适用于特高频，同时相对带宽较窄的技术问题，本发明提供一种幅度相位特性优良的叠层片式巴伦。

本发明公开一种叠层片式巴伦，包括：基体、屏蔽模块以及设置在基体内部的电感器模块。

基体外表面设置有不平衡信号端口、第一平衡信号端口以及第二平衡信号端口。屏蔽模块包括在基体内部沿一个叠放方向依次间隔排布的第一屏蔽层、第二屏蔽层和第三屏蔽层。电感器模块包括沿叠放方向依次排布的第四电感器、第二电感器、第一电感器和第三电感器。第四电感器和第二电感器位于第一屏蔽层和第二屏蔽层之间，第一电感器和第三电感器位于第二屏蔽层和第四屏蔽层之间。

其中，第一电感器包括第一电感部，且不平衡信号端口、第一电感部和第二屏蔽层串联。第二电感器包括第二电感部，且第二屏蔽层、第二电感部和第三屏蔽层串联。第三电感器包括并联的第三电感部和第四电感部，二者分别位于第一电感部的上、下方并同时与第一电感部耦合，且与第一平衡信号端口依次串联。第四电感器包括并联的第五电感部和第六电感部，二者分别位于第二电感部的上、下方并同时与第二电感部耦合，且与第二平衡信号端口依次串联。

作为上述方案的进一步改进，基体外表面还设置有第一接地端口和第二接地端口。

其中，第一屏蔽层、第二屏蔽层和第三屏蔽层分别通过第一接地端口和第二接地端口接地。

作为上述方案的进一步改进，第一屏蔽层、第二屏蔽层和第三屏蔽层三者的两端分别延伸至基体的边缘，以分别与第一接地端口和第二接地端口电连接。

作为上述方案的进一步改进，第一电感部、第二电感部、第三电感部、第四电感部、第五电感部、第六电感部均为平面螺旋电感。

作为上述方案的进一步改进，第三电感部和第四电感部的结构相同，第五电感部和第六电感部的结构相同。

作为上述方案的进一步改进，第一电感器、第二电感器、第三电感器和第四电感器均采用四分之一波长耦合线。

其中，第一电感器和第三电感器的绕向相同，第二电感器和第四电感器的绕向相同，且第一电感器和第二电感器的绕向相反。

作为上述方案的进一步改进，第三电感部、第四电感部、第五电感部和第六电感部并联。

作为上述方案的进一步改进，第二屏蔽层上设置有开窗。

其中，叠层片式巴伦还包括第一孔导体、第二孔导体、第三孔导体、第四孔导体、第五孔导体和第六孔导体。第一孔导体贯穿开窗并分别与第三电感器和第四电感器相连接。第二孔导体位于第二屏蔽层靠近第一电感器的一侧上，并与第一电感器相连接。第三孔导体和第四孔导体位于第二屏蔽层靠近第二电感器的一侧，并与第二电感器相连接。第五孔导体位于第三电感器上。第六孔导体位于第四电感器上。

作为上述方案的进一步改进，第三电感器的第三电感部和第四电感部通过第一孔导体和第五孔导体实现并联。第四电感器的第五电感部和第六电感部通过第一孔导体和第六孔导体实现并联。

作为上述方案的进一步改进，基体采用陶瓷基体，且陶瓷基体的介电常数为6～10，介质损耗因子tanα≤0.005。

与现有技术相比，本发明公开的技术方案具有如下有益效果：

该叠层片式巴伦的第二电感器和第四电感器均包括两个电感部并联而成，有效地増大耦合量，不需要增大偶模阻抗，使得该巴伦结构具有插入损耗小、幅度和相位特性优良的特点，解决了现有的巴伦结构不适用于特高频的技术问题，提高了相对带宽。

附图说明

图1为本发明实施例中提供的叠层片式巴伦的外部结构示意图；

图2为图1中叠层片式巴伦的透视图；

图3为图2中叠层片式巴伦的侧面示意图；

图4为本发明实施例提供的叠层片式巴伦的S参数图；

图5为本发明实施例提供的叠层片式巴伦的相位参数图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。

请参阅图1至图3，本实施例提供一种叠层片式巴伦，包括：基体，以及由基体内部的屏蔽模块和电感器模块所构成的层叠体2，还可以包括第一孔导体410、第二孔导体420、第三孔导体430、第四孔导体440、第五孔导体450以及第六孔导体460。

基体可以采用陶瓷基体，且陶瓷基体的介电常数为6～10，介质损耗因子tanα≤0.005。基体的外表面设置有不平衡信号端口101、第一平衡信号端口102以及第二平衡信号端口103，还可以设置有第一接地端口104、第二接地端口105、Nc端口106以及顶部标识3。其中，Nc端口106可以用于协助巴伦焊接在PCB上，基体上表面的顶部标识3可以标识巴伦的顶面。

屏蔽模块包括在基体内部自下而上依次间隔排布的第一屏蔽层C1、第二屏蔽层C2和第三屏蔽层C3。第一屏蔽层C1和第三屏蔽层C3分别位于层叠体2的两端。

本实施例中，第一屏蔽层C1、第二屏蔽层C2和第三屏蔽层C3可分别通过第一接地端口104和第二接地端口105接地。具体地，第一屏蔽层C1、第二屏蔽层C2和第三屏蔽层C3三者的两端分别延伸至基体的边缘，以分别与第一接地端口104和第二接地端口105电连接。

电感器模块包括沿叠放方向依次排布的第四电感器L4、第二电感器L2、第一电感器L1和第三电感器L3。第四电感器L4和第二电感器L2相间隔地位于第一屏蔽层C1和第二屏蔽层C2之间，有利于二者通过电感空间耦合将输入能量传输到输出端，且避免其他有源元件的干扰。第一电感器L1和第三电感器L3相间隔地位于第二屏蔽层C2和第四屏蔽层之间，有利于二者通过电感空间耦合将输入能量传输到输出端，且避免其他有源元件的干扰。第二屏蔽层C2上可设置有开窗310。

其中，第一电感器L1包括第一电感部，且不平衡信号端口101、第一电感部和第二屏蔽层C2串联。第二电感器L2包括第二电感部，且第二屏蔽层C2、第二电感部和第三屏蔽层C3串联。第三电感器L3包括并联的第三电感部和第四电感部，二者分别位于第一电感部的上、下方并同时与第一电感部耦合，且与第一平衡信号端口102依次串联。第四电感器L4包括并联的第五电感部和第六电感部，二者分别位于第二电感部的上、下方并同时与第二电感部耦合，且与第二平衡信号端口103依次串联。

第一电感器L1、第二电感器L2、第三电感器L3和第四电感器L4在层叠方向上交替分布，相互独立。第一屏蔽层C1和第三屏蔽层C3能够隔绝外部信号的干扰，第二屏蔽层C2能够避免第一电感器L1和第二电感器L2之间耦合。

本实施例中，第一电感部、第二电感部、第三电感部、第四电感部、第五电感部、第六电感部均为平面螺旋电感。其中的第三电感部和第四电感部的结构相同，第五电感部和第六电感部的结构相同，且第三电感部、第四电感部、第五电感部和第六电感部并联。

第一电感器L1、第二电感器L2、第三电感器L3和第四电感器L4均可采用四分之一波长耦合线，从而在获得特高频性能的同时可以减小叠层片式巴伦的整体尺寸。第一电感器L1和第三电感器L3的绕向相同，有利于二者耦合。第二电感器L2和第四电感器L4的绕向相同，有利于二者耦合。第一电感器L1和第二电感器L2的绕向相反，对应地，第三电感器L3和第四电感器L4的绕向也相反。

本实施例中，第三电感器L3和第四电感器L4可以通过贯穿开窗310的第一孔导体410连接，第三电感器L3和第四电感器L4通过第一孔导体410实现串联。第二孔导体420位于第二屏蔽层C2靠近第一电感器L1的一侧上，并与第一电感器L1相连接。第三孔导体440和第四孔导体440位于第二屏蔽层C2靠近第二电感器L2的一侧，并与第二电感器L2相连接。第五孔导体450位于第三电感器L3上。第六孔导体460位于第四电感器L4上。

另外，第三电感器L3的第三电感部和第四电感部通过第一孔导体410和第五孔导体450实现并联。第四电感器L4的第五电感部和第六电感部通过第一孔导体410和第六孔导体460实现并联。

本发明的层叠片式巴伦的第二电感器和第四电感器均包括两个电感部并联而成，有效地增加耦合量，并且不需要增大偶模阻抗，具有很强的实用性。由图4和图5可以得知，该层叠片式巴伦工作于特高频频段，在1.7-3GHz之间的幅度一致性好，插入损耗小于0.7dB，相对带宽高达55％，相位特性优良，解决了现有的巴伦结构不适用于特高频的技术问题，提高了相对带宽。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明的保护范围应以所附权利要求为准。

Claims (10)

1.一种叠层片式巴伦，其特征在于，包括：

基体，其外表面设置有不平衡信号端口、第一平衡信号端口以及第二平衡信号端口；

屏蔽模块，其包括在所述基体内部沿一个叠放方向依次间隔排布的第一屏蔽层、第二屏蔽层和第三屏蔽层；以及

设置在基体内部的电感器模块，其包括沿所述叠放方向依次排布的第四电感器、第二电感器、第一电感器和第三电感器；第四电感器和第二电感器位于第一屏蔽层和第二屏蔽层之间，第一电感器和第三电感器位于第二屏蔽层和第四屏蔽层之间；

其中，第一电感器包括第一电感部，且所述不平衡信号端口、所述第一电感部和所述第二屏蔽层串联；第二电感器包括第二电感部，且所述第二屏蔽层、所述第二电感部和所述第三屏蔽层串联；第三电感器包括并联的第三电感部和第四电感部，二者分别位于所述第一电感部的上、下方并同时与所述第一电感部耦合，且与所述第一平衡信号端口依次串联；第四电感器包括并联的第五电感部和第六电感部，二者分别位于所述第二电感部的上、下方并同时与所述第二电感部耦合，且与所述第二平衡信号端口依次串联。

2.根据权利要求1所述的叠层片式巴伦，其特征在于，所述基体外表面还设置有第一接地端口和第二接地端口；

其中，所述第一屏蔽层、所述第二屏蔽层和所述第三屏蔽层分别通过所述第一接地端口和所述第二接地端口接地。

3.根据权利要求2所述的叠层片式巴伦，其特征在于，所述第一屏蔽层、所述第二屏蔽层和所述第三屏蔽层三者的两端分别延伸至所述基体的边缘，以分别与所述第一接地端口和所述第二接地端口电连接。

4.根据权利要求1所述的叠层片式巴伦，其特征在于，所述第一电感部、所述第二电感部、所述第三电感部、所述第四电感部、所述第五电感部、所述第六电感部均为平面螺旋电感。

5.根据权利要求4所述的叠层片式巴伦，其特征在于，所述第三电感部和所述第四电感部的结构相同，所述第五电感部和所述第六电感部的结构相同。

6.根据权利要求4所述的叠层片式巴伦，其特征在于，所述第一电感器、所述第二电感器、所述第三电感器和所述第四电感器均采用四分之一波长耦合线；

其中，所述第一电感器和所述第三电感器的绕向相同，所述第二电感器和所述第四电感器的绕向相同，且所述第一电感器和所述第二电感器的绕向相反。

7.根据权利要求1所述的叠层片式巴伦，其特征在于，所述第三电感部、所述第四电感部、所述第五电感部和所述第六电感部并联。

8.根据权利要求1所述的叠层片式巴伦，其特征在于，所述第二屏蔽层上设置有开窗；

其中，所述叠层片式巴伦还包括第一孔导体、第二孔导体、第三孔导体、第四孔导体、第五孔导体和第六孔导体；所述第一孔导体贯穿所述开窗并分别与所述第三电感器和所述第四电感器相连接；所述第二孔导体位于所述第二屏蔽层靠近所述第一电感器的一侧上，并与所述第一电感器相连接；所述第三孔导体和所述第四孔导体位于所述第二屏蔽层靠近所述第二电感器的一侧，并与所述第二电感器相连接；所述第五孔导体位于所述第三电感器上；所述第六孔导体位于所述第四电感器上。

9.根据权利要求8所述的叠层片式巴伦，其特征在于，所述第三电感器的第三电感部和第四电感部通过所述第一孔导体和所述第五孔导体实现并联；所述第四电感器的第五电感部和第六电感部通过所述第一孔导体和所述第六孔导体实现并联。

10.根据权利要求1所述的叠层片式巴伦，其特征在于，所述基体采用陶瓷基体，且所述陶瓷基体的介电常数为6～10，介质损耗因子tanα≤0.005。

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