CN116318045A - 一种采用增益补偿技术的w波段高精度数控移相器 - Google Patents

Abstract

本发明涉及一种采用增益补偿技术的W波段高精度数控移相器，包括90°极性切换逻辑电路、射频放大器、输入巴伦、正交信号发生器、模拟加法器、双路射频放大器和180°极性切换逻辑电路，其中，90°极性切换逻辑电路用于生成90°状态电压，射频放大器分别连接90°极性切换逻辑电路和输入巴伦，射频放大器用于根据90°状态电压对接收的射频信号进行移相；输入巴伦、正交信号发生器、模拟加法器依次连接，通过接收的片外控制信号对射频信号进行二次移相，双路射频放大器连接180°极性切换逻辑电路，通过接收的片外控制信号对射频信号进行三次移相以完成射频信号的移相，本发明的数控移相器降低了插入损耗和增益误差，提高了数控移相器合成信号的相位精度。

Description

一种采用增益补偿技术的W波段高精度数控移相器

技术领域

本发明属于射频集成电路领域，具体涉及一种采用增益补偿技术的W波段高精度数控移相器。

背景技术

现代阵列天线中的波束扫描几乎都采用相控阵方式，即保持天线元静止，而通过改变天线元所传导电磁波的相位来实现。信号在任何传输介质中传导都会引入相移，但常规设计的幅度和频谱处理电路所带来的相移往往具有不可控的特点，无法实际用于相位扫描。移相器作为一种相位调节电路，在相控阵雷达、导弹姿态调整、毫米波传感器、安防安检和通信等领域有着广泛的应用。

传统的移相结构主要分为无源移相器和有源移相器。无源移相器主要包括高、低通滤波电路结构移相器、反射式移相器和开关电感电容移相器，它们的典型特点是没有静态功耗，插入损耗相对大，尤其在毫米波频段，无源移相器的移相精度和误差、增益精度和误差等方面恶化极其严重。有源移相器主要是采用矢量合成的方法实现的。传统有源移相器的典型结构包括输入巴伦、正交信号发生器、模拟加法器和输出巴伦四个部分。输入巴伦将输入端IN的单端信号转换为差分信号，输出巴伦将合成的差分信号转换为单端信号从OUT端输出。正交信号发生器将巴伦产生的差分信号转化为四路两两正交的信号。模拟加法器对正交信号进行矢量合成，并通过电流阵列改变注入到模拟加法器的电流配比控制I/Q两路增益，决定合成信号的相位。电流阵列发生器由外部输入的数控信号经过逻辑编码器输出的逻辑组合控制，从而实现数控。有源移相器除了消耗静态功耗这一特点，与无源移相器对比，它在面积、增益、移相精度和误差等方面具有一定优势。

但随着现代毫米波通信系统的发展，载波应用频段已拓展至W及以上波段，电磁环境对电路性能甚至功能的影响越来越严重。传统有源移相器架构随着应用频率升高而性能恶化严重，这主要体现在移相精度变差，插入损耗增大，增益波动加剧等方面。低频有源移相器的架构在毫米波频段已经无力发挥良好的性能，W及以上波段高精度移相器的设计变得十分困难。

发明内容

本发明提供了一种采用增益补偿技术的W波段高精度数控移相器，包括依次相连的第一相移模块、第二相移模块和第三相移模块，其中，

所述第一相移模块包括90°极性切换逻辑电路和射频放大器，其中，所述90°极性切换逻辑电路用于接收片外的第一控制信号，根据所述第一控制信号生成90°状态电压；所述射频放大器的输入端连接于所述90°极性切换逻辑电路的输出端，所述射频放大器用于接收片外的射频信号和所述90°状态电压，并根据所述90°状态电压对所述射频信号进行移相，并输出移相后的射频信号；

所述第二相移模块包括输入巴伦、正交信号发生器和模拟加法器，其中，所述输入巴伦的输入端连接于所述射频放大器的输出端，用于将所述移相后的射频信号转换为一对差分信号，所述正交信号发生器的输入端连接于所述输入巴伦的输出端，用于将所述一对差分信号转换为四路两两正交的差分信号，所述模拟加法器连接于所述正交信号发生器的输出端，用于接收片外的第二控制信号和第三控制信号，将所述四路两两正交的差分信号合成一对差分信号，并根据所述第二控制信号和所述第三控制信号对合成的一对差分信号进行移相，并输出移相后的一对差分信号；

所述第三相移模块包括180°极性切换逻辑电路和双路射频放大器，所述180°极性切换逻辑电路的输出端连接于所述双路射频放大器的输入端，所述180°极性切换逻辑电路用于接收片外的第四控制信号，并根据所述第四控制信号生成180°状态电压；所述双路射频放大器的输入端连接于所述模拟加法器的输出端，所述双路射频放大器用于接收所述180°状态电压，并根据所述180°状态电压对所述移相后的一对差分信号进行再次移相后输出。

在本发明的一个实施例中，所述第一控制信号包括预设的第一电平信号和预设的第二电平信号，所述90°状态电压包括第一90°状态电压和第二90°状态电压，其中，

当所述第一控制信号为所述第一电平信号时，所述90°极性切换逻辑电路生成所述第一90°状态电压，所述射频放大器实现所述射频信号的90°相移；当所述第一控制信号为所述第二电平信号时，所述90°极性切换逻辑电路生成所述第二90°状态电压，所述射频放大器实现所述射频信号的0°相移。

在本发明的一个实施例中，所述第二控制信号和所述第三控制信号预设有不同的电压值，所述第二控制信号和所述第三控制信号的不同电压值用于控制所述模拟加法器实现不同的相移步进。

在本发明的一个实施例中，所述第四控制信号包括所述第一电平信号和所述第二电平信号，所述180°状态电压包括第一180°状态电压和第二180°状态电压，其中，

当所述第四控制信号为所述第一电平信号时，所述180°极性切换逻辑电路生成所述第一180°状态电压，所述双路射频放大器对所接收信号进行180°移相，当所述第四控制信号为所述第二电平信号时，所述180°极性切换逻辑电路生成所述第二180°状态电压，所述双路射频放大器对所接收信号进行0°移相。

在本发明的一个实施例中，所述90°极性切换逻辑电路包括NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、NMOS管M5、NMOS管M6、NMOS管M7、NMOS管M8、PMOS管M9、NMOS管M10、电阻R9、电阻R10、电阻R11、电阻R12、直流输入端VB、直流输入端VC、直流输入端VP、直流输入端Sel90、输出端Vb90、输出端Vc90、输出端Vb0_90和输出端Vc0_90，其中，

所述PMOS管M9和所述NMOS管M10的栅极相连并连接至所述直流输入端Sel90，所述PMOS管M9的源极和衬底相连并连接至所述直流输入端VP，所述NMOS管M10的源极和衬底连接至接地端，所述PMOS管M9的漏极与所述NMOS管M10的漏极相连；

所述NMOS管M1的栅极连接于所述直流输入端Sel90，所述NMOS管M1的源极连接至所述电阻R9的第一端和所述NMOS管M2的源极，所述NMOS管M1的漏极连接至所述直流输入端VC，所述NMOS管M2的栅极连接至所述PMOS管M9的漏极，所述NMOS管M2的漏极接地，所述电阻R9的第二端连接至所述输出端Vc90；所述NMOS管M3的栅极连接至所述PMOS管M9的漏极，所述NMOS管M3的源极连接至所述电阻R10的第一端和所述NMOS管M4的源极，所述NMOS管M3的漏极连接至所述直流输入端VC，所述NMOS管M4的栅极连接至所述直流输入端Sel90，所述NMOS管M4的漏极接地，所述电阻R10的第二端连接至所述输出端Vc0_90；所述NMOS管M5的栅极连接至所述直流输入端Sel90，所述NMOS管M5的源极分别连接至电阻R11的第一端和所述NMOS管M6的源极，所述NMOS管M5的漏极连接于所述直流输入端VB，所述NMOS管M6的栅极连接至所述PMOS管M9的漏极，所述NMOS管M6的漏极接地，所述电阻R11的第二端连接至所述输出端Vb90；所述NMOS管M7的栅极连接于所述PMOS管M9的漏极，所述NMOS管M7的源极分别连接于所述电阻R12的第一端和所述NMOS管M8的源极，所述NMOS管M7的漏极连接于所述直流输入端VB，所述NMOS管M8的栅极连接于所述直流输入端Sel90，所述NMOS管M8的漏极接地，所述电阻R12的第二端连接至所述输出端Vb0_90；

所述直流输入端Sel90用于接收所述第一控制信号，所述直流输入端VP用于接收片外的第一电压作为90°极性切换逻辑电路的电源电压，所述90°极性切换逻辑电路通过所述直流输入端VB和所述直流输入端VC分别接收片外的第二电压和第三电压为所述射频放大器提供电压。

在本发明的一个实施例中，所述射频放大器为Cascode结构，包括传输线TL1、传输线TL2、传输线TL3、传输线TL4、电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、电阻R1、电阻R2、电阻R3、电阻R4、晶体管Q1、晶体管Q2、晶体管Q3、晶体管Q4、电感L1、电感L2、电源输入端VDD1、输入端IN、输出端OUT1，其中，

所述电感L1的第一端连接所述输入端IN，所述电感L1的第二端连接于所述电容C1的第一端，所述电容C1的第二端接地；所述电容C2的第一端连接于所述输入端IN，所述电容C2的第二端分别连接于所述电阻R1的第一端和所述晶体管Q1的基极，所述电阻R1的第二端连接于所述90°极性切换逻辑电路的输出端Vb0_90，所述晶体管Q1的发射极接地，所述晶体管Q1的集电极连接于所述晶体管Q2的发射极，所述晶体管Q2的基极连接于所述电阻R2的第一端，所述电阻R2的第二端连接于所述90°极性切换逻辑电路的输出端Vc0_90，所述晶体管Q2的集电极连接于所述传输线TL2的第一端，所述传输线TL2的第二端分别连接于所述传输线TL1、所述传输线TL3和所述传输线TL4的第一端，所述传输线TL1的第二端连接于所述电源输入端VDD1，所述传输线TL3的第二端连接于所述电容C6的第一端，所述电容C6的第二端连接于所述输出端OUT1，所述输出端OUT1连接于所述输入巴伦中初级线圈的一端，所述传输线TL4的第二端连接于所述晶体管Q4的集电极，所述晶体管Q4的基极连接于所述电阻R4的第一端，所述电阻R4的第二端连接于所述90°极性切换逻辑电路的输出端Vc90，所述电容C3的第一端连接于所述输入端IN，所述电容C3的第二端分别连接于所述电阻R3的第一端和所述晶体管Q3的基极，所述电阻R3的第二端连接于所述90°极性切换逻辑电路的输出端Vb90；所述晶体管Q3的发射极接地，所述晶体管Q3的集电极分别连接于所述电感L2和所述电容C4的第一端，所述电容C4的第二端接地，所述电感L2的第二端分别连接于所述晶体管Q4的发射极和所述电容C5的第一端，所述电容C5的第二端接地；其中，

所述输入端IN用于接收所述射频信号，所述晶体管Q2和所述晶体管Q4为所述射频放大器的Cascode结构中的共基极Cascode管，所述共基极Cascode管接收所述90°极性切换逻辑电路通过所述直流输入端VC的电压作为偏置电压，所述晶体管Q1和所述晶体管Q3为所述射频放大器的Cascode结构中的共发射极放大管，所述共发射极放大管接收所述90°极性切换逻辑电路通过所述直流输入端VB的电压作为偏置电压，所述电源输入端VDD1用于接收片外的所述第一电压作为所述射频放大器的电源电压。

在本发明的一个实施例中，所述模拟加法器包括电容C10、电容C11、电容C12、电容C13、电感L5、电感L6、电感L7、电感L8、电感L9、电感L10、晶体管Q9、晶体管Q10、晶体管Q11、晶体管Q12、晶体管Q13、晶体管Q14、晶体管Q15、晶体管Q16、NMOS管M21、NMOS管M22、NMOS管M23、NMOS管M24、NMOS管M25、NMOS管M26、NMOS管M27、NMOS管M28、NMOS管M29、NMOS管M30、NMOS管M31、NMOS管M32、直流信号输入端VI、直流信号输入端VQ、电源输入端VDD2、输出端VON和输出端VOP，其中，

所述NMOS管M25的栅极和漏极短接并与所述NMOS管M21的栅极、所述NMOS管M31的栅极连接至所述直流信号输入端VI；所述NMOS管M27的栅极和漏极短接并且与所述NMOS管M23的栅极、所述NMOS管M29的栅极连接至所述直流信号输入端VQ；所述NMOS管M26的栅极和漏极短接并与所述NMOS管M25的源极、所述NMOS管M22的栅极、所述NMOS管M32的栅极相连，所述NMOS管M26的源极接地；所述NMOS管M28的栅极和漏极短接并且与所述NMOS管M27的源极、所述NMOS管M24的栅极和所述NMOS管M30的栅极相连，所述NMOS管M28的源极接地；所述NMOS管M22、所述NMOS管M24、所述NMOS管M30和所述NMOS管M32中所有源极均接地；所述NMOS管M22的漏极连接于所述NMOS管M21的源极；所述NMOS管M21的漏极与所述晶体管Q9、所述晶体管Q10的发射极相连；所述NMOS管M24的漏极连接于所述NMOS管M23的源极；NMOS管M23的漏极与所述晶体管Q11、晶体管Q12的发射极相连；所述NMOS管M30的漏极连接于所述NMOS管M29的源极，所述NMOS管M29的漏极与所述晶体管Q13、所述晶体管Q14的发射极相连；所述NMOS管M32的漏极连接于所述NMOS管M31的源极；所述NMOS管M31的漏极与所述晶体管Q15、所述晶体管Q16的发射极相连；所述晶体管Q9的基极与所述晶体管Q13的基极连接于所述正交信号发生器的第一输出端I+；所述晶体管Q10的基极与所述晶体管Q14的基极连接于所述正交信号发生器的第二输出端I-；所述晶体管Q11的基极与所述晶体管Q16的基极连接于所述正交信号发生器的第三输出端Q+；所述晶体管Q12的基极与所述晶体管Q15的基极连接于所述正交信号发生器的第四输出端Q-；所述晶体管Q9的集电极、所述晶体管Q11的集电极、所述电容C10的第一端和所述电感L5的第一端相连；所述晶体管Q10的集电极、所述晶体管Q12的集电极、所述电容C11的第一端和所述电感L6的第一端相连；所述晶体管Q13的集电极、晶体管Q15的集电极、所述电容C12的第一端、所述电感L9的第一端相连；所述晶体管Q14的集电极、所述晶体管Q16的集电极、所述电容C13的第一端和所述电感L10的第一端相连；所述电感L5、所述电感L6、所述电感L9和所述电感L10中的所有第二端与电源输入端VDD2相连；所述电容C10的第二端与所述电感L8的第一端连接至所述输出端VON；所述电容C11的第二端与所述电感L7的第一端连接至所述输出端VOP；所述电容C12的第二端连接于所述电感L7的第二端，所述电容C13的第二端连接于所述电感L8的第二端；

所述电源输入端VDD2用于接收片外的所述第一电压作为电源，所述直流信号输入端VI用于接收所述第二控制信号，所述直流信号输入端VQ用于接收所述第三控制信号，所述输出端VON和所述输出端VOP用于输出经所述模拟加法器移相后的一对差分信号。

在本发明的一个实施例中，所述双路射频放大器位Cascode结构，包括电源输入端VDD3、射频信号输入端IN_N、射频信号输入端IN_P、输出端OUT2、传输线TL5、传输线TL6、传输线TL7、传输线TL8、电容C7、电阻R5、电阻R6、电阻R7、电阻R8、晶体管Q5、晶体管Q6、晶体管Q7、晶体管Q8，其中，

所述晶体管Q5的基极分别连接于所述电阻R5的第一端和所述射频信号输入端IN_N，所述射频信号输入端IN_N连接于所述模拟加法器的输出端VON，所述电阻R5的第二端连接于所述180°极性切换逻辑电路的输出端Vb0_180，所述晶体管Q5的发射极接地，所述晶体管Q5的集电极连接于所述晶体管Q6的发射极；所述晶体管Q6的基极连接于所述电阻R6的第一端，所述电阻R6的第二端连接于所述180°极性切换逻辑电路的输出端Vc0_180，所述晶体管Q6的集电极连接于所述传输线TL6的第一端，所述传输线TL6的第二端分别连接于所述传输线TL5、所述传输线TL7以及所述传输线TL8的第一端，所述传输线TL5的第二端连接于所述电源输入端VDD3；所述传输线TL7的第二端连接于所述电容C7的第一端，所述电容C7的第二端连接于所述输出端OUT2；所述传输线TL8的第二端连接于所述晶体管Q8的集电极，所述晶体管Q8的基极连接于所述电阻R8的第一端，所述电阻R8的第二端连接所述180°极性切换逻辑电路的输出端Vc180；所述晶体管Q7的基极分别连接至所述电阻R7的第一端和所述射频信号输入端IN_P，所述射频信号输入端IN_P连接于所述模拟加法器的输出端VOP，所述电阻R7的第二端连接于所述180°极性切换逻辑电路的输出端Vb180，所述晶体管Q7的发射极接地，所述晶体管Q7的集电极连接至所述晶体管Q8的发射极，其中，

所述晶体管Q6和所述晶体管Q8为所述双路射频放大器的Cascode结构中的共基极Cascode管，所述共基极Cascode管接收所述180°极性切换逻辑电路中直流输入端VC’的电压作为偏置电压，所述晶体管Q5和所述晶体管Q7为所述双路射频放大器的Cascode结构中的共发射极放大管，所述共发射极放大管接收所述180°极性切换逻辑电路中直流输入端VB’输出的电压作为偏置电压，所述电源输入端VDD3用于接收片外的所述第一电压作为所述双路射频放大器的电源电压，所述双路射频放大器用于将来自于所述模拟加法器的信号移向后通过所述输出端OUT2输出。

在本发明的一个实施例中，所述180°极性切换逻辑电路包括NMOS管M11、NMOS管M12、NMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16、NMOS管M17、NMOS管M18、PMOS管M19、NMOS管M20、电阻R13、电阻R14、电阻R15、电阻R16、直流输入端VB’、直流输入端VC’、直流输入端VP’、直流输入端Sel180、输出端Vb180、输出端Vb0_180、输出端Vc180和输出端Vc0_180，其中，

所述PMOS管M19的栅极和所述NMOS管M20的栅极连接至所述直流输入端Sel180，所述PMOS管M19的源极和衬底连接至所述直流输入端VP’，所述NMOS管M20的源极和衬底相连并接地，所述PMOS管M19的漏极与NMOS管M20的漏极连接；

所述NMOS管M11的栅极连接至所述直流输入端Sel180，所述NMOS管M11的源极连接至所述电阻R13的第一端和所述NMOS管M12的源极，所述电阻R13的第二端连接至所述输出端Vc180，所述NMOS管M11的漏极连接至所述直流输入端VC’，所述NMOS管M12的栅极连接至所述PMOS管M19的漏极，所述NMOS管M12的漏极接地；所述NMOS管M13的栅极连接至所述PMOS管M19的漏极，所述NMOS管M13的源极连接至所述电阻R14的第一端和所述NMOS管M14的源极，所述电阻R14的第二端连接至所述输出端Vc0_180，所述NMOS管M13的漏极连接于所述直流输入端VC’，所述NMOS管M14的栅极连接至所述直流输入端Sel180，所述NMOS管M14的漏极接地，所述NMOS管M15的栅极连接至所述直流输入端Sel180，所述NMOS管M15的源极连接至所述电阻R15的第一端和所述NMOS管M16的源极，所述电阻R15的第二端连接至所述输出端Vb180，所述NMOS管M15的漏极连接至所述直流输入端VB’，所述NMOS管M16的栅极连接至所述PMOS管M19的漏极，所述NMOS管M16的漏极接地，所述NMOS管M17的栅极连接至所述PMOS管M19的漏极，所述NMOS管M17的源极连接至所述电阻R16的第一端和所述NMOS管M18的源极，所述电阻R16的第二端连接至所述输出端Vb0_180，所述NMOS管M17的漏极连接至所述直流输入端VB’，所述NMOS管M18的栅极连接至所述直流输入端Sel180，所述NMOS管M18的漏极接地；

所述直流输入端Sel180用于接收所述第四控制信号，所述直流输入端VP’用于接收片外的所述第一电压作为所述180°极性切换逻辑电路的电源电压，所述180°极性切换逻辑电路通过所述直流输入端VB’和所述直流输入端VC’分别接收片外的所述第二电压和所述第三电压为所述双路射频放大器提供电压。

与现有技术相比，本发明的有益效果在于：

1、本发明提供的高精度数控移相器，通过SiGe BiCMOS工艺实现了工作在93～95GHz的六十四种不同的相移状态，通过设计90°极性切换逻辑电路和180°极性切换逻辑电路的逻辑电路分别控制射频放大器和双路射频放大器进而实现移相控制，为射频放大器和双路射频放大器的不同通路上的基极接上不同的模拟电压，再给予射频放大器和双路射频放大器一定的电源电压偏置，从而使得射频放大器和双路射频放大器获得了增益补偿，降低了插入损耗，并提供少量增益，有效地降低了传统的开关式移相器结构的插入损耗，通过180°极性切换逻辑电路实现相位180°步进的同时，相比传统移相器节省了输出巴伦进而减小了移相器的面积。

2、本发明提供的高精度数控移相器通过模拟加法器设计为双注入Gilbert结构，有效地降低了正交信号负载端阻抗变化的范围，减小了不同状态下正交信号的幅度和相位不平衡性，提高了移相精度。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种采用增益补偿技术的W波段高精度数控移相器的结构示意图；

图2是本发明实施例提供的一种90°极性切换逻辑电路的电路结构示意图；

图3是本发明实施例提供的一种射频放大器的电路结构示意图；

图4是本发明实施例提供的一种输入巴伦和正交信号发生器的电路结构示意图；

图5是传统移相器中模拟加法器的电路结构示意图；

图6是本发明实施例提供的移相器中模拟加法器的电路结构示意图；

图7是本发明实施例提供的一种双路射频放大器的电路结构示意图；

图8是本发明实施例提供的一种180°极性切换逻辑电路的电路结构示意图；

图9是本发明实施例提供的一种采用增益补偿技术的W波段高精度数控移相器的64相位状态仿真结果图；

图10是本发明实施例提供的数控移相器的的相位均方根误差仿真结果图；

图11是本发明实施例提供的数控移相器的64种增益状态的仿真结果图；

图12是本发明实施例提供的数控移相器的增益均方根误差的仿真结果图；

图13(a)是在电流扫描状态下，传统的数控移相器的晶体管输入阻抗的分布情况图；

图13(b)是根据图13(a)提供的电流扫描状态下，本发明实施例提供的数控移相器的晶体管输入阻抗的分布情况图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。

尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。

请参见图1，图1是本发明实施例提供的一种采用增益补偿技术的W波段高精度数控移相器的结构示意图，该高精度数控移相器用于接收片外射频信号，并将所述射频信号根据实际需要进行移相后输出，该高精度数控移相器实现最小相对相移量为5.625°，最大相对相移量为354.375°的移相控制范围，该高精度数控移相器应用的频段范围为93～95GHz，属于W波段。该高精度数控移相器包括依次串联的三个相移模块，分别为第一相移模块10、第二相移模块20和第三相移模块30。

第一相移模块10包括90°极性切换逻辑电路和射频放大器，具体地，射频放大器的输入端连接于90°极性切换逻辑电路的输出端，射频放大器用于接收片外的射频信号和来自于90°极性切换逻辑电路的90°状态电压，并根据该90°状态电压对射频信号进行移相，并输出移相后的射频信号。90°极性切换逻辑电路用于接收片外的第一控制信号，根据该第一控制信号生成并输出90°状态电压，其中，第一控制信号包括预设的第一电平信号和预设的第二电平信号，具体地，第一电平信号的预设电压值为2.5V，第二电平信号的预设电压值为0V。90°状态电压包括第一90°状态电压和第二90°状态电压，当第一控制信号为预设的第一电平信号时，90°极性切换逻辑电路生成第一90°状态电压，使射频放大器处于相移态，射频放大器实现射频信号的90°相移；当第一控制信号为预设的第二电平信号时，90°极性切换逻辑电路生成第二90°状态电压，使射频放大器处于参考态，射频放大器实现射频信号的0°相移，因此第一相移模块10能够实现90°或者0°两种步进，使得所述射频信号实现90°的移相控制范围。

第二相移模块20包括输入巴伦、正交信号发生器和模拟加法器。具体地，输入巴伦的输入端连接于射频放大器的输出端，用于将移相后的射频信号转换为一对差分信号，正交信号发生器的输入端连接于输入巴伦的输出端，用于将来自输入巴伦的一对差分信号转换为四路两两正交的差分信号，模拟加法器连接于正交信号发生器的输出端，用于接收片外的第二控制信号和第三控制信号，将所述四路两两正交的信号合成一对差分信号，并根据第二控制信号和第三控制信号对合成的一对差分信号进行移相，并输出移相后的一对差分信号。具体地，第二控制信号和第三控制信号预设有十六种不同的电压值，这十六种不同的电压值控制模拟加法器实现5.625°～90°的十六种不同的步进，即第二相移模块20能够实现十六种步进的移相，具体地，第一种步进为5.625°，其余步进为在前一种步进基础上增加5.625°的步进，进而实现5.625°～90°的移相控制范围。

第三相移模块30包括180°极性切换逻辑电路和双路射频放大器，双路射频放大器的输入端连接于模拟加法器的输出端，双路射频放大器用于接收来自180°极性切换逻辑电路的180°状态电压，并根据180°状态电压对所述移相后的一对差分信号进行再次移相后输出。180°极性切换逻辑电路的输出端连接于双路射频放大器的输入端，用于接收片外的第四控制信号，并根据第四控制信号生成180°状态电压。其中，第四控制信号包括预设的第一电平信号和预设的第二电平信号，具体地，该预设的第一电平信号的电压值为2.5V，该预设的第二电平信号的电压值为0V。180°状态电压包括第一180°状态电压和第二180°状态电压，当第四控制信号为预设的第一电平信号时，180°极性切换逻辑电路生成第一180°状态电压，使双路射频放大器处于相移态，双路射频放大器对所接收信号进行180°移相；当第四控制信号为预设的第二电平信号时，180°极性切换逻辑电路生成第二180°状态电压，使双路射频放大器处于参考态，双路射频放大器对所接收信号进行0°移相，因此第三相移模块30能够实现180°或者0°两种移相步进、180°的移相控制范围。

本实施例提供的高精度数控移相器能够实现5.625°的相移步进，最小相对相移量为5.625°，最大相对相移量为354.375°。第一相移模块10能够实现两种步进的相移，第二相移模块20能够实现十六种步进的相移，第三相移模块30能够实现两种步进的相移，每种步进的相移对应不同的工作状态，因此，该高精度数控移相器能够实现六十四种不同的工作状态，由于移相器在各个工作状态进行切换的时候，级联模块的端口阻抗会发生变化，因此需要尽力维持各个端口在不同状态下的阻抗值，此外，移相模块的级联顺序也会影响整个移相器的性能，本发明通过对三个相移模块的排列顺序进行优化调整，能够提供少量增益，从而降低输入巴伦和正交信号发生器的噪声。

如图2所示，90°极性切换逻辑电路包括NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、NMOS管M5、NMOS管M6、NMOS管M7、NMOS管M8、PMOS管M9、NMOS管M10、电阻R9、电阻R10、电阻R11、电阻R12、直流输入端VB、直流输入端VC、直流输入端VP、直流输入端Sel90、输出端Vb90、输出端Vc90、输出端Vb0_90和输出端Vc0_90。

具体地，PMOS管M9和NMOS管M10构成反相器电路INV1，该反相器电路INV1连接于直流输入端Sel90。具体地，PMOS管M9和NMOS管M10的栅极连接至直流输入端Sel90，PMOS管M9的源极和衬底相连并连接至直流输入端VP，NMOS管M10的源极和衬底连接至接地端，PMOS管M9的漏极与NMOS管M10的漏极相连作为第一控制信号的反向电平的输出端，为了便于后续电路连接的描述，将该第一控制信号的反向电平的输出端标记为

直流输入端Sel90用于接收第一控制信号，该反相器电路INV1用于生成并输出第一控制信号的反向电平。具体地，当直流输入端Sel90接收的第一控制信号为第二电平信号，即第一控制信号为0V的低电平时，通过反相器电路INV1得到第一控制信号的反向电平为2.5V的高电平，当第一控制信号为第一电平信号，即第一控制信号为2.5V的高电平时，通过反相器电路INV1得到第一控制信号的反向电平为0V的低电平。

NMOS管M1的栅极连接至直流输入端Sel90，NMOS管M1的源极连接至电阻R9的第一端和NMOS管M2的源极，NMOS管M1的漏极连接至直流输入端VC，NMOS管M2的栅极连接至

NMOS管M2的漏极接地，电阻R9的第二端连接至输出端Vc90；NMOS管M3的栅极连接于

NMOS管M3的源极连接至电阻R10的第一端和NMOS管M4的源极，NMOS管M3的漏极连接至直流输入端VC，NMOS管M4的栅极连接至直流输入端Sel90，NMOS管M4的漏极接地，电阻R10的第二端连接至输出端Vc0_90；NMOS管M5的栅极连接至直流输入端Sel90，NMOS管M5的源极分别连接至电阻R11的第一端和NMOS管M6的源极，NMOS管M5的漏极连接于直流输入端VB，NMOS管M6的栅极连接至/>

NMOS管M6的漏极接地，电阻R11的第二端连接至输出端Vb90；NMOS管M7的栅极连接于/>

NMOS管M7的源极分别连接于电阻R12的第一端和NMOS管M8的源极，NMOS管M7的漏极连接于直流输入端VB，NMOS管M8的栅极连接于直流输入端Sel90，NMOS管M8的漏极接地，电阻R12的第二端连接输出端Vb0_90。

具体地，直流输入端Sel90用于接收片外的第一控制信号，直流输入端VP用于接收片外的第一电压作为90°极性切换逻辑电路的电源电压，进一步地，该第一电压为2.5V，直流输入端VB用于接收片外的第二电压，进一步地，该第二电压为880mV电压，直流输入端VC用于接收片外的第三电压，进一步地，该第三电压为1.8V电压，90°极性切换逻辑电路通过直流输入端VB和所述直流输入端VC接收的第二电压和第三电压为射频放大器提供电压。

在本实施例中，90°极性切换逻辑电路通过第一控制信号生成不同的90°状态电压，该90°状态电压能够控制射频放大器进行相移。具体地，当90°状态电压为第一90°状态电压时，输出端Vb90输出880mV的电压，输出端Vc90输出1.8V的电压，输出端Vb0_90和输出端Vc0_90输出0V的电压；当90°状态电压为第二90°状态电压，输出端Vb90和输出端Vc90输出0V的电压，输出端Vc0_90输出1.8V的电压，输出端Vb0_90输出880mV的电压。

请参见图3，图3是本发明实施例提供的一种射频放大器的电路结构示意图，该射频放大器为Cascode结构，该Cascode结构包括传输线TL1、传输线TL2、传输线TL3、传输线TL4、电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、电阻R1、电阻R2、电阻R3、电阻R4、晶体管Q1、晶体管Q2、晶体管Q3、晶体管Q4、电感L1、电感L2、电源输入端VDD1、输入端IN、输出端OUT1。

具体地，电感L1的第一端连接输入端IN，电感L1的第二端连接在电容C1的第一端，电容C1的第二端接地；电容C2的第一端连接于输入端IN，电容C2的第二端分别连接于电阻R1的第一端和晶体管Q1的基极，电阻R1的第二端连接于90°极性切换逻辑电路的输出端Vb0_90，晶体管Q1的发射极接地，晶体管Q1的集电极连接于晶体管Q2的发射极，晶体管Q2的基极连接于电阻R2的第一端，电阻R2的第二端连接于90°极性切换逻辑电路的输出端Vc0_90，晶体管Q2的集电极连接于传输线TL2的第一端，传输线TL2的第二端分别连接于传输线TL1、传输线TL3以及传输线TL4的第一端，传输线TL1的第二端连接于电源输入端VDD1，传输线TL3的第二端连接于电容C6的第一端，电容C6的第二端连接于输出端OUT1，传输线TL4的第二端连接于晶体管Q4的集电极，晶体管Q4的基极连接于电阻R4的第一端，电阻R4的第二端连接于90°极性切换逻辑电路的输出端Vc90，电容C3的第一端连接于输入端IN，电容C3的第二端分别连接于电阻R3的第一端和晶体管Q3的基极，电阻R3的第二端连接于90°极性切换逻辑电路的输出端Vb90；晶体管Q3的发射极接地，晶体管Q3的集电极分别连接于电感L2和电容C4的第一端，电容C4的第二端接地，电感L2的第二端分别连接于晶体管Q4的发射极和电容C5的第一端，电容C5的第二端接地。

在本实施例中，射频放大器通过输入端IN接收片外的射频信号，并且射频放大器接收90°极性切换逻辑电路输出的90°状态电压，该90°状态电压由输出端Vb90、输出端Vb0_90、输出端Vc0_90和输出端Vc90中输出的电压值共同构成。具体地，当90°状态电压为第一90°状态电压时，即输出端Vb90接收880mV的电压值，输出端Vc90接收1.8V的电压值，输出端Vb0_90和输出端Vc0_90接收0V的电压值，此时射频放大器处于相移态，射频放大器对接收的射频信号进行90°移相；当射频放大器接收到90°极性切换逻辑电路的第二90°状态电压，即输出端Vb90和输出端Vc90接收0V的电压值，输出端Vc0_90接收1.8V的电压值，输出端Vb0_90接收880mV的电压值，此时射频放大器处于参考态，射频放大器实现射频信号0°相移。

进一步地，本实施例所提供的射频放大器为内嵌π型低通滤波Cascode结构，晶体管Q2和晶体管Q4为射频放大器的Cascode结构中的共基极Cascode管，共基极Cascode管接收90°极性切换逻辑电路通过直流输入端VC的电压作为偏置电压；晶体管Q1和晶体管Q3为射频放大器的Cascode结构中的共发射极放大管，共发射极放大管接收90°极性切换逻辑电路通过直流输入端VB的电压作为偏置电压；电源输入端VDD1用于接收片外的2.5V的第一电压作为射频放大器的电源电压，本实施例通过将射频放大器设计为Cascode结构同时为射频放大器提供偏置电压从而使得数控移相器获得了增益补偿，降低了插入损耗，并提供少量增益。

输入巴伦和正交信号发生器均为已有电路结构，在本实施例中，输入巴伦和正交信号发生器的电路结构请参见图4，该正交信号发生器为全通滤波网络结构，该输入巴伦包括电源输入端VBIAS和巴伦变压器，巴伦变压器的初级线圈的一端连接于射频放大器的输出端OUT1，该初级线圈的另一端接地，该巴伦变压器的次级线圈的中心抽头连接于电源输入端VBIAS，电源输入端VBIAS用于接收片外提供的1.8V的第三电压作为该输入巴伦的电源电压，该巴伦变压器的次级线圈连接于正交信号发生器，正交信号发生器包括第一输出端I+、第二输出端I-、第三输出端Q+、和第四输出端Q-。正交信号发生器用于接收来自输入巴伦的所述一对差分信号，并将所述一对差分信号转化为四路两两正交的差分信号，即第一输出端I+输出的信号与第三输出端Q+、第四输出端Q-输出的信号正交，第二输出端I-输出的信号与第三输出端Q+、第四输出端Q-输出的信号正交。

传统的移相器中采用如图5所示的两个模拟加法器，由于需要结合象限切换开关实现相移，因此实际工作时只有一半的电路正常运行，当需要实现0°、90°等象限边界时退化为只有一对差动管工作。尾电流开关切换时，会导致晶体管Q1至晶体管Q8的基极输入阻抗发生变化，该阻抗直接作为正交信号发生器的负载，即正交信号发生器的输出负载会发生变化，负载的大幅变化会严重影响正交信号的幅相平衡性，从而直接降低模拟加法器合成信号的相位精度。

如图6所示，在本发明实施例中，模拟加法器采用双注入Gilbert结构，包括电容C10、电容C11、电容C12、电容C13、电感L5、电感L6、电感L7、电感L8、电感L9、电感L10、晶体管Q9、晶体管Q10、晶体管Q11、晶体管Q12、晶体管Q13、晶体管Q14、晶体管Q15、晶体管Q16、NMOS管M21、NMOS管M22、NMOS管M23、NMOS管M24、NMOS管M25、NMOS管M26、NMOS管M27、NMOS管M28、NMOS管M29、NMOS管M30、NMOS管M31、NMOS管M32、直流信号输入端VI、直流信号输入端VQ、电源输入端VDD2、输出端VON和输出端VOP。

NMOS管M25的栅极和漏极短接并与NMOS管M21的栅极、NMOS管M31的栅极连接至直流信号输入端VI，NMOS管M27的栅极和漏极短接并且与NMOS管M23的栅极、M29的栅极连接至直流信号输入端VQ；NMOS管M26的栅极和漏极短接并且与NMOS管M25的源极、NMOS管M22的栅极、NMOS管M32的栅极相连，NMOS管M26的源极接地；NMOS管M28的栅极和漏极短接并与NMOS管M27的源极、NMOS管M24的栅极和NMOS管M30的栅极相连接，NMOS管M28的源极接地；NMOS管M22、NMOS管M24、NMOS管M30和NMOS管M32中所有源极均接地；NMOS管M22的漏极连接于NMOS管M21的源极；NMOS管M21的漏极与晶体管Q9、晶体管Q10的发射极相连；NMOS管M24的漏极连接于NMOS管M23的源极；NMOS管M23的漏极与晶体管Q11、晶体管Q12的发射极相连；NMOS管M30的漏极连接于NMOS管M29的源极；NMOS管M29的漏极与晶体管Q13、晶体管Q14的发射极相连；NMOS管M32的漏极接NMOS管M31的源极；NMOS管M31的漏极与晶体管Q15、晶体管Q16的发射极相连；晶体管Q9的基极与晶体管Q13的基极连接于正交信号发生器的第一输出端I+；晶体管Q10的基极与晶体管Q14的基极连接于正交信号发生器的第二输出端I-；晶体管Q11的基极与晶体管Q16的基极连接于正交信号发生器的第三输出端Q+；晶体管Q12的基极与晶体管Q15的基极连接于正交信号发生器的第四输出端Q-；晶体管Q9的集电极、晶体管Q11的集电极、电容C10的第一端和电感L5的第一端相连；晶体管Q10的集电极与晶体管Q12的集电极、电容C11的第一端、电感L6的第一端相连；晶体管Q13的集电极与晶体管Q15的集电极、电容C12的第一端、电感L9的第一端相连；晶体管Q14的集电极、晶体管Q16的集电极、电容C13的第一端和电感L10的第一端相连；电感L5、电感L6、电感L9和电感L10中的所有第二端与电源输入端VDD2相连；电容C10的第二端与电感L8的第一端连接至输出端VON；电容C11的第二端与电感L7的第一端连接至输出端VOP；电容C12的第二端连接于电感L7的第二端，电容C13的第二端接电感L8的第二端。

具体地，电源输入端VDD2用于接收片外输入的2.5V的第一电压作为电源，输出端VON和输出端VOP用于输出经该模拟加法器移相后的一对差分信号。直流信号输入端VI用于接收片外的第二控制信号，直流信号输入端VQ用于接收片外的第三控制信号，该第二控制信号和第三控制信号由片外的数控逻辑器件提供，该数控逻辑器件包括A、B、C、D四个输入端，每个输入端均包括1和0两种逻辑取值，四个输入端的组合共包含十六种取值情况，每种取值情况分别对应不同的第二控制信号和第三控制信号的取值组合，不同的第二控制信号和第三控制信号的取值组合能够控制模拟加法器实现不同的移相步进。

表1是本发明实施例提供的片外数控逻辑器的ABCD输入端的取值与第二控制信号、第三控制信号的映射关系表。

数控逻辑(ABCD)	第二控制信号(V)	第三控制信号(V)
			0000	0	1.024
0001	0.572	1.019
			0010	0.655	1.008
0011	0.707	0.996
			0100	0.753	0.981
0101	0.793	0.963
			0110	0.830	0.941
0111	0.863	0.917
			1000	0.891	0.891
1001	0.915	0.864
			1010	0.936	0.837
1011	0.955	0.807
			1100	0.970	0.778
1101	0.985	0.743
			1110	0.996	0.707
1111	1.008	0.655

表1

在本实施例中，表1给出了十六种第二控制信号和第三控制信号的取值情况，每一行表示ABCD输入端的取值所对应的第二控制信号和第三控制信号的取值情况，当第二控制信号为0V，第三控制信号为1.024V时，模拟加法器处于参考态，其余十五种第二控制信号和第三控制信号的组合均为相移态。不同的第二控制信号和第三控制信号的取值组合对应不同的移相步进，第一行中第二控制信号和第三控制信号的取值对应最小步进5.625°，后一行的取值所对应移相步进较前一行增加5.625°，进而实现5.625°～90°的移相范围。

本实施例通过保持I路(包括正交信号发生器的第一输出端I+、第二输出端I-所输出的电流)和Q路(包括正交信号发生器的第三输出端Q+、第四输出端Q-的电流)的工作电流为常数，并且让晶体管并联来削弱输入端口的阻抗变化。具体地，在电路平衡时，晶体管Q1至晶体管Q8在4mA的偏置状态下具有较高特征频率，能够实现更好的射频增益特性，因此保持I路的工作电流为I1+I2＝4mA在不同移相状态下不变。Q路的NMOS管M23、NMOS管M24流过电流与NMOS管M29、NMOS管M30相同(为I2)，NMOS管M31、NMOS管M32流过电流与NMOS管M21、NMOS管M22相同(为I1)，故Q路的电流也保持不变为4mA。对于正交信号发生器的输出端I+输出的电流来说，Q9与Q13并联作为第一输出端I+的负载，且流过Q9与流过Q13的电流和为常数4mA；同理，Q10与Q14并联作为第二输出端I-的负载，Q11和Q16并联作为第三输出端Q+的负载，Q12和Q15作为第四输出端Q-的负载。

尽管不同相移态的晶体管Q1至晶体管Q8的基极输入阻抗会因为工作在不同的电流状态而有所改变，但是此种结构和电流注入方式能够极大地降低阻抗的变化幅度。

如图7所示，该双路射频放大器为Cascode结构，包括电源输入端VDD3、射频信号输入端IN_N、射频信号输入端IN_P、输出端OUT2、传输线TL5、传输线TL6、传输线TL7、传输线TL8、电容C7、电阻R5、电阻R6、电阻R7、电阻R8、晶体管Q5、晶体管Q6、晶体管Q7、晶体管Q8，其中，电源输入端VDD3用于接收片外的2.5V的第一电压作为电源电压，射频信号输入端IN_P连接于模拟加法器的输出端VOP，输出端OUT2为整个数控移相器的输出端，双路射频放大器用于将来自于模拟加法器的信号移向后通过输出端OUT2输出。

具体地，晶体管Q5的基极分别连接于电阻R5的第一端和射频信号输入端IN_N，射频信号输入端IN_N连接于模拟加法器的输出端VON，电阻R5的第二端连接180°极性切换逻辑电路的输出端Vb0_180，晶体管Q5的发射极接地，晶体管Q5的集电极连接于晶体管Q6的发射极；晶体管Q6的基极连接电阻R6的第一端，电阻R6的第二端连接180°极性切换逻辑电路的输出端Vc0_180，晶体管Q6的集电极连接传输线TL6的第一端，传输线TL6的第二端分别连接于传输线TL5、传输线TL7以及传输线TL8的第一端，传输线TL5的第二端连接于电源输入端VDD3；传输线TL7的第二端连接于电容C7的第一端，电容C7的第二端连接于输出端OUT2；传输线TL8的第二端连接于晶体管Q8的集电极，晶体管Q8的基极连接电阻R8的第一端，电阻R8的第二端连接180°极性切换逻辑电路的输出端Vc180；晶体管Q7的基极分别连接至电阻R7的第一端和射频信号输入端IN_P，电阻R7的第二端连接180°极性切换逻辑电路的输出端Vb180，晶体管Q7的发射极接地，晶体管Q7的集电极连接至晶体管Q8的发射极。

在本实施例中，双路射频放大器接收180°极性切换逻辑电路输出的180°状态电压，当180°状态电压为第一180°状态电压时，此时双路射频放大器处于相移态，双路射频放大器将接收的信号进行180°移相；当双路射频放大器接收到180°极性切换逻辑电路的第二180°状态电压时，此时双路射频放大器处于参考态，双路射频放大器将接收的信号进行0°移相。

在本实施例提供的双路射频放大器中，晶体管Q6和晶体管Q8为双路射频放大器的Cascode结构中的共基极Cascode管，共基极Cascode管接收180°极性切换逻辑电路通过直流输入端VC’的电压作为偏置电压，晶体管Q5和晶体管Q7为双路射频放大器的Cascode结构中的共发射极放大管，共发射极放大管接收180°极性切换逻辑电路中直流输入端VB’输出的电压作为偏置电压，电源输入端VDD3用于接收片外的2.5V的第一电压作为双路射频放大器的电源电压，本实施例通过将双路射频放大器设计为Cascode结构同时为双路射频放大器提供偏置电压从而使得数控移相器获得了增益补偿，降低了插入损耗，并提供少量增益。

如图8所示，180°极性切换逻辑电路包括NMOS管M11、NMOS管M12、NMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16、NMOS管M17、NMOS管M18、PMOS管M19、NMOS管M20、电阻R13、电阻R14、电阻R15、电阻R16、直流输入端VB’、直流输入端VC’、直流输入端VP’、直流输入端Sel180、输出端Vb180、输出端Vb0_180、输出端Vc180和输出端Vc0_180。

具体地，PMOS管M19和NMOS管M20构成反相器电路INV2，反相器电路INV2用于接收第四控制信号，生成并输出该第四控制信号的反向电平。进一步地，PMOS管M19的栅极和NMOS管M20的栅极连接至直流输入端Sel180，PMOS管M19的源极和衬底连接至直流输入端VP’，NMOS管M20的源极和衬底相连并接地，PMOS管M19的漏极与NMOS管M20的漏极相连作为第四控制信号的反向电平的输出端，为了便于后续电路连接的描述，将该第四控制信号的反向电平的输出端标记为

当直流输入端Sel180接收的第四控制信号为第二电平信号时，即第四控制信号为0V的低电平时，通过反相器电路INV2得到第四控制信号的反向电平为2.5V的高电平，即/>

的输出电压为2.5V的高电平，当第四控制信号为第一电平信号，即第四控制信号为2.5V的高电平时，通过反相器电路INV2得到第四控制信号的反向电平为0V的低电平，即/>

的输出电压为0V。NMOS管M11的栅极连接至直流输入端Sel180，NMOS管M11的源极连接至电阻R13的第一端和NMOS管M12的源极，电阻R13的第二端连接至输出端Vc180，NMOS管M11的漏极连接至直流输入端VC’，NMOS管M12的栅极连接至/>

NMOS管M12的漏极接地；NMOS管M13的栅极连接至/>

NMOS管M13的源极连接至电阻R14的第一端和NMOS管M14的源极，电阻R14的第二端连接至输出端Vc0_180，NMOS管M13的漏极与直流输入端VC’相连，NMOS管M14的栅极连接至直流输入端Sel180，NMOS管M14的漏极接地，NMOS管M15的栅极连接至直流输入端Sel180，NMOS管M15的源极连接至电阻R15的第一端和NMOS管M16的源极，电阻R15的第二端连接至输出端Vb180，NMOS管M15的漏极连接至直流输入端VB’，NMOS管M16的栅极连接至/>

NMOS管M16的漏极接地，NMOS管M17的栅极连接至/>

NMOS管M17的源极连接至电阻R16的第一端和NMOS管M18的源极，电阻R16的第二端连接至输出端Vb0_180，NMOS管M17的漏极连接至直流输入端VB’，NMOS管M18的栅极连接至直流输入端Sel180，NMOS管M18的漏极接地。

具体地，直流输入端Sel180用于接收第四控制信号，直流输入端VP’用于接收片外的2.5V的第一电压作为180°极性切换逻辑电路的电源电压，180°极性切换逻辑电路通过直流输入端VB’和直流输入端VC’分别接收片外的880mV的第二电压和1.8V的第三电压为双路射频放大器提供电压。

在本实施例中，180°极性切换逻辑电路通过第四控制信号生成不同的180°状态电压，该180°状态电压能够控制双路射频放大器进行相移。具体地，当180°状态电压为第一180°状态电压时，输出端Vb180输出880mV的电压值，输出端Vc180输出1.8V的电压值，输出端Vb0_180和输出端Vc0_180输出0V的电压值。当180°状态电压为第二180°状态电压，输出端Vb180和输出端Vc180输出0V的电压值，输出端Vc0_180输出1.8V的电压值，输出端Vb0_180输出880mV的电压值。

表2为本实施例提供的移相器中各个器件的参数值，其中，晶体管和MOS管的参数值表述为长度×宽度×并联数；传输线模型均以E1为信号层，LY为参考层，传输线的参数值表述为信号线的长度×宽度：

/>

表2

本实施例的数控移相器采用SiGe BiCMOS工艺，所有电阻均采用工艺库中提供的模型及其版图，射频通路的晶体管，即在整个数控移相器中涉及到射频信号处理的晶体管均为高特征频率的异质结双极晶体管(Heterojunction Bipolar Transistor，HBT)，逻辑电路与电流镜等低频直流结构均采用场效应晶体管，所有双极型晶体管均采用工艺库中提供的模型及其版图，所有场效应晶体管均采用工艺库中提供的模型及其版图，所有电容均采用MIM电容，传输线采用设计的版图及其散射参数(Scattering Parameter，S)参数，其参考层均选择为LY层金属(材料为铝)；电感所用的金属采用设计的版图及其S参数，电感所用的金属是本工艺提供的顶层厚金属；巴伦采用设计的版图及其S参数，线圈所用的金属是本工艺提供的顶层与次顶层厚金属。

本实施例提供的数控移相器，对于第一相移模块10和第三相移模块30，当相移模块处于参考态，参考态的增益值为该相移模块的插入损耗，该相移模块的相移态与参考态的差值即为该相移模块的相移量，相移态的增益与参考态增益的差值为增益波动，增益波动越小越好。对于第二相移模块20，第二控制信号为0V、第三控制信号为1.024V时第二相移模块20工作在参考态，其余十五种不同的第二控制信号和第三控制信号的组合为相移态。由于每个相移模块均可处于各自的状态，因此对于整个移相器共有六十四种不同的相移状态，当三个相移模块均处于参考态时，整个移相器处于参考态，此时的增益值便是该数控移相器的插入损耗。

整个移相器各个状态与参考状态之间传输相移的差值为移相器在该状态下的相移量，该相移量与理想情况下相移量的差值为在该状态下的移相误差，各个状态下的移相误差的均方根为整个移相器的移相精度，移相精度的值越小，移相精度越高，移相器对信号的相位控制越精确。整个移相器各个状态与参考状态之间的增益差值便是该状态下的增益波动，六十四种状态下增益值与所有状态下平均增益的差值的均方根便是整个移相器的增益精度；增益精度越小，移相器器对整个系统增益波动的影响就越小，当增益误差较大时，移相器会对系统增益带来失配，可能对增益调节电路衰减器、功率放大器等造成严重影响。

本实施例提供的高精度数控移相器，通过SiGe BiCMOS工艺实现了工作在93～95GHz的六十四种不同的相移状态，通过设计90°极性切换逻辑电路和180°极性切换逻辑电路的逻辑电路分别控制射频放大器和双路射频放大器进而实现移相控制，为射频放大器和双路射频放大器的不同通路上的基极接上不同的模拟电压，再给予射频放大器和双路射频放大器一定的电源电压偏置，从而使得射频放大器和双路射频放大器获得了增益补偿，降低了插入损耗，并提供少量增益。相比传统的开关式移相器结构有效的降低了插入损耗，通过180°极性切换逻辑电路实现相位180°步进的同时，相比传统移相器节省了输出巴伦进而减小了移相器的面积。

本实施例提供的高精度数控移相器通过模拟加法器设计为双注入Gilbert结构，有效地降低了正交信号负载端阻抗变化的范围，减小了不同状态下正交信号的幅度和相位不平衡性，提高了移相精度。

对本发明的数控移相器的所有仿真结果均是后仿真结果。此时的双极型晶体管和场效应晶体管均在Cadence中利用寄生参数提取(Parasitic Extraction，PEX)工具进行了寄生参数的提取，剩余的无源部分利用先进设计系统(Advanced Design System，ADS)中的电磁仿真工具Momentum来对其进行电磁仿真，通过这种联合仿真的方式所得的结果更接近芯片测试时的真实结果。

请参见图9，图9是本发明实施例提供的一种采用增益补偿技术的W波段高精度数控移相器的64相位状态仿真结果图，在64种状态下该数控移相器的移相控制范围接近360°，且在中心频率94GHz处，相位分布均匀，相位控制良好。

请参见图10，图10是本发明实施例提供的数控移相器的的相位均方根误差仿真结果图，根据相位均方根误差计算公式：

其中，Δθ_RMS为均方根相位误差，N为移相器的移相状态数(在本发明中为64)，θ_i和θ_ideal分别为第i个移相状态下移相器的相移值和理想情况下的相移值。从图中可以看出，该数控移相器的相位均方根误差在94GHz处最低，误差为1.65°，在93～95GH频带内，相位均方根误差小于3°。

请参见图11，图11是本发明实施例提供的数控移相器的64种增益状态的仿真结果图，该数控移相器64种状态下移相器的增益波动情况，平均插入损耗小于1.6dB，在93～95GHz频带内，不同状态下增益的绝对变化在4dB以内。

请参见图12，图12是本发明实施例提供的数控移相器的增益均方根误差的仿真结果图，根据增益均方根误差计算公式：

其中，A_i为第i个移相状态下移相器的增益/插损，A_avg为所有移相态下的增益/插损平均值。

从图中可以看出，该数控移相器在92GHz处增益均方根误差最低，增益均方根误差为0.92dB，在93～95GHz频带内，增益均方根误差小于1.1dB。

如图13(a)和图13(b)所示，其中，13(a)中左侧纵坐标的R表示传统结构中输入阻抗的实部，字母X表示传统结构中输入阻抗的虚部，图13(b)中左侧纵坐标的Z_re表示本实施例提供的数控移相器的阻抗的实部，Z_im表示本实施例提供的数控移相器的阻抗的虚部。两种结构在相同的电流扫描状态下，晶体管输入阻抗的分布情况如下图所示。新结构的阻抗实部和虚部变化范围均得到了显著改善，尤其是实部将为原来的13％。这种改善有助于提高正交信号发生器在不同移相状态下的正交精度，从而提升整体移相器的移相精度。

本实施例所提供的数控移相器实现了在93～95GHz频率下对信号的相移控制，移相控制范围为0～354.375°，移相的步进值为5.625°，共有64个移相状态，该移相器的平均插入损耗小于1.6dB，相位均方根误差小于3°，增益均方根误差小于1.1dB。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下所进行的修改都应当视为属于本发明的保护范围。

Claims (9)

1.一种采用增益补偿技术的W波段高精度数控移相器，其特征在于，包括依次相连的第一相移模块(10)、第二相移模块(20)和第三相移模块(30)，其中，

所述第一相移模块(10)包括90°极性切换逻辑电路和射频放大器，其中，所述90°极性切换逻辑电路用于接收片外的第一控制信号，根据所述第一控制信号生成90°状态电压；所述射频放大器的输入端连接于所述90°极性切换逻辑电路的输出端，所述射频放大器用于接收片外的射频信号和所述90°状态电压，并根据所述90°状态电压对所述射频信号进行移相，并输出移相后的射频信号；

所述第二相移模块(20)包括输入巴伦、正交信号发生器和模拟加法器，其中，所述输入巴伦的输入端连接于所述射频放大器的输出端，用于将所述移相后的射频信号转换为一对差分信号，所述正交信号发生器的输入端连接于所述输入巴伦的输出端，用于将所述一对差分信号转换为四路两两正交的差分信号，所述模拟加法器连接于所述正交信号发生器的输出端，用于接收片外的第二控制信号和第三控制信号，将所述四路两两正交的差分信号合成一对差分信号，并根据所述第二控制信号和所述第三控制信号对合成的一对差分信号进行移相，并输出移相后的一对差分信号；

所述第三相移模块(30)包括180°极性切换逻辑电路和双路射频放大器，所述180°极性切换逻辑电路的输出端连接于所述双路射频放大器的输入端，所述180°极性切换逻辑电路用于接收片外的第四控制信号，并根据所述第四控制信号生成180°状态电压；所述双路射频放大器的输入端连接于所述模拟加法器的输出端，所述双路射频放大器用于接收所述180°状态电压，并根据所述180°状态电压对所述移相后的一对差分信号进行再次移相后输出。

2.根据权利要求1所述的采用增益补偿技术的W波段高精度数控移相器，其特征在于，所述第一控制信号包括预设的第一电平信号和预设的第二电平信号，所述90°状态电压包括第一90°状态电压和第二90°状态电压，其中，

当所述第一控制信号为所述第一电平信号时，所述90°极性切换逻辑电路生成所述第一90°状态电压，所述射频放大器实现所述射频信号的90°相移；当所述第一控制信号为所述第二电平信号时，所述90°极性切换逻辑电路生成所述第二90°状态电压，所述射频放大器实现所述射频信号的0°相移。

3.根据权利要求2所述的采用增益补偿技术的W波段高精度数控移相器，其特征在于，所述第二控制信号和所述第三控制信号预设有不同的电压值，所述第二控制信号和所述第三控制信号的不同电压值用于控制所述模拟加法器实现不同的相移步进。

4.根据权利要求3所述的采用增益补偿技术的W波段高精度数控移相器，其特征在于，所述第四控制信号包括所述第一电平信号和所述第二电平信号，所述180°状态电压包括第一180°状态电压和第二180°状态电压，其中，

当所述第四控制信号为所述第一电平信号时，所述180°极性切换逻辑电路生成所述第一180°状态电压，所述双路射频放大器对所接收信号进行180°移相，当所述第四控制信号为所述第二电平信号时，所述180°极性切换逻辑电路生成所述第二180°状态电压，所述双路射频放大器对所接收信号进行0°移相。

5.根据权利要求4所述的采用增益补偿技术的W波段高精度数控移相器，其特征在于，所述90°极性切换逻辑电路包括NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、NMOS管M5、NMOS管M6、NMOS管M7、NMOS管M8、PMOS管M9、NMOS管M10、电阻R9、电阻R10、电阻R11、电阻R12、直流输入端VB、直流输入端VC、直流输入端VP、直流输入端Sel90、输出端Vb90、输出端Vc90、输出端Vb0_90和输出端Vc0_90，其中，

所述PMOS管M9和所述NMOS管M10的栅极相连并连接至所述直流输入端Sel90，所述PMOS管M9的源极和衬底相连并连接至所述直流输入端VP，所述NMOS管M10的源极和衬底连接至接地端，所述PMOS管M9的漏极与所述NMOS管M10的漏极相连；

所述NMOS管M1的栅极连接于所述直流输入端Sel90，所述NMOS管M1的源极连接至所述电阻R9的第一端和所述NMOS管M2的源极，所述NMOS管M1的漏极连接至所述直流输入端VC，所述NMOS管M2的栅极连接至所述PMOS管M9的漏极，所述NMOS管M2的漏极接地，所述电阻R9的第二端连接至所述输出端Vc90；所述NMOS管M3的栅极连接至所述PMOS管M9的漏极，所述NMOS管M3的源极连接至所述电阻R10的第一端和所述NMOS管M4的源极，所述NMOS管M3的漏极连接至所述直流输入端VC，所述NMOS管M4的栅极连接至所述直流输入端Sel90，所述NMOS管M4的漏极接地，所述电阻R10的第二端连接至所述输出端Vc0_90；所述NMOS管M5的栅极连接至所述直流输入端Sel90，所述NMOS管M5的源极分别连接至电阻R11的第一端和所述NMOS管M6的源极，所述NMOS管M5的漏极连接于所述直流输入端VB，所述NMOS管M6的栅极连接至所述PMOS管M9的漏极，所述NMOS管M6的漏极接地，所述电阻R11的第二端连接至所述输出端Vb90；所述NMOS管M7的栅极连接于所述PMOS管M9的漏极，所述NMOS管M7的源极分别连接于所述电阻R12的第一端和所述NMOS管M8的源极，所述NMOS管M7的漏极连接于所述直流输入端VB，所述NMOS管M8的栅极连接于所述直流输入端Sel90，所述NMOS管M8的漏极接地，所述电阻R12的第二端连接至所述输出端Vb0_90；

所述直流输入端Sel90用于接收所述第一控制信号，所述直流输入端VP用于接收片外的第一电压作为90°极性切换逻辑电路的电源电压，所述90°极性切换逻辑电路通过所述直流输入端VB和所述直流输入端VC分别接收片外的第二电压和第三电压为所述射频放大器提供电压。

6.根据权利要求5所述的采用增益补偿技术的W波段高精度数控移相器，其特征在于，所述射频放大器为Cascode结构，包括传输线TL1、传输线TL2、传输线TL3、传输线TL4、电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、电阻R1、电阻R2、电阻R3、电阻R4、晶体管Q1、晶体管Q2、晶体管Q3、晶体管Q4、电感L1、电感L2、电源输入端VDD1、输入端IN、输出端OUT1，其中，

所述电感L1的第一端连接所述输入端IN，所述电感L1的第二端连接于所述电容C1的第一端，所述电容C1的第二端接地；所述电容C2的第一端连接于所述输入端IN，所述电容C2的第二端分别连接于所述电阻R1的第一端和所述晶体管Q1的基极，所述电阻R1的第二端连接于所述90°极性切换逻辑电路的输出端Vb0_90，所述晶体管Q1的发射极接地，所述晶体管Q1的集电极连接于所述晶体管Q2的发射极，所述晶体管Q2的基极连接于所述电阻R2的第一端，所述电阻R2的第二端连接于所述90°极性切换逻辑电路的输出端Vc0_90，所述晶体管Q2的集电极连接于所述传输线TL2的第一端，所述传输线TL2的第二端分别连接于所述传输线TL1、所述传输线TL3和所述传输线TL4的第一端，所述传输线TL1的第二端连接于所述电源输入端VDD1，所述传输线TL3的第二端连接于所述电容C6的第一端，所述电容C6的第二端连接于所述输出端OUT1，所述输出端OUT1连接于所述输入巴伦中初级线圈的一端，所述传输线TL4的第二端连接于所述晶体管Q4的集电极，所述晶体管Q4的基极连接于所述电阻R4的第一端，所述电阻R4的第二端连接于所述90°极性切换逻辑电路的输出端Vc90，所述电容C3的第一端连接于所述输入端IN，所述电容C3的第二端分别连接于所述电阻R3的第一端和所述晶体管Q3的基极，所述电阻R3的第二端连接于所述90°极性切换逻辑电路的输出端Vb90；所述晶体管Q3的发射极接地，所述晶体管Q3的集电极分别连接于所述电感L2和所述电容C4的第一端，所述电容C4的第二端接地，所述电感L2的第二端分别连接于所述晶体管Q4的发射极和所述电容C5的第一端，所述电容C5的第二端接地；其中，

所述输入端IN用于接收所述射频信号，所述晶体管Q2和所述晶体管Q4为所述射频放大器的Cascode结构中的共基极Cascode管，所述共基极Cascode管接收所述90°极性切换逻辑电路通过所述直流输入端VC的电压作为偏置电压，所述晶体管Q1和所述晶体管Q3为所述射频放大器的Cascode结构中的共发射极放大管，所述共发射极放大管接收所述90°极性切换逻辑电路通过所述直流输入端VB的电压作为偏置电压，所述电源输入端VDD1用于接收片外的所述第一电压作为所述射频放大器的电源电压。

7.根据权利要求6所述的采用增益补偿技术的W波段高精度数控移相器，其特征在于，所述模拟加法器包括电容C10、电容C11、电容C12、电容C13、电感L5、电感L6、电感L7、电感L8、电感L9、电感L10、晶体管Q9、晶体管Q10、晶体管Q11、晶体管Q12、晶体管Q13、晶体管Q14、晶体管Q15、晶体管Q16、NMOS管M21、NMOS管M22、NMOS管M23、NMOS管M24、NMOS管M25、NMOS管M26、NMOS管M27、NMOS管M28、NMOS管M29、NMOS管M30、NMOS管M31、NMOS管M32、直流信号输入端VI、直流信号输入端VQ、电源输入端VDD2、输出端VON和输出端VOP，其中，

所述NMOS管M25的栅极和漏极短接并与所述NMOS管M21的栅极、所述NMOS管M31的栅极连接至所述直流信号输入端VI；所述NMOS管M27的栅极和漏极短接并且与所述NMOS管M23的栅极、所述NMOS管M29的栅极连接至所述直流信号输入端VQ；所述NMOS管M26的栅极和漏极短接并与所述NMOS管M25的源极、所述NMOS管M22的栅极、所述NMOS管M32的栅极相连，所述NMOS管M26的源极接地；所述NMOS管M28的栅极和漏极短接并且与所述NMOS管M27的源极、所述NMOS管M24的栅极和所述NMOS管M30的栅极相连，所述NMOS管M28的源极接地；所述NMOS管M22、所述NMOS管M24、所述NMOS管M30和所述NMOS管M32中所有源极均接地；所述NMOS管M22的漏极连接于所述NMOS管M21的源极；所述NMOS管M21的漏极与所述晶体管Q9、所述晶体管Q10的发射极相连；所述NMOS管M24的漏极连接于所述NMOS管M23的源极；NMOS管M23的漏极与所述晶体管Q11、晶体管Q12的发射极相连；所述NMOS管M30的漏极连接于所述NMOS管M29的源极，所述NMOS管M29的漏极与所述晶体管Q13、所述晶体管Q14的发射极相连；所述NMOS管M32的漏极连接于所述NMOS管M31的源极；所述NMOS管M31的漏极与所述晶体管Q15、所述晶体管Q16的发射极相连；所述晶体管Q9的基极与所述晶体管Q13的基极连接于所述正交信号发生器的第一输出端I+；所述晶体管Q10的基极与所述晶体管Q14的基极连接于所述正交信号发生器的第二输出端I-；所述晶体管Q11的基极与所述晶体管Q16的基极连接于所述正交信号发生器的第三输出端Q+；所述晶体管Q12的基极与所述晶体管Q15的基极连接于所述正交信号发生器的第四输出端Q-；所述晶体管Q9的集电极、所述晶体管Q11的集电极、所述电容C10的第一端和所述电感L5的第一端相连；所述晶体管Q10的集电极、所述晶体管Q12的集电极、所述电容C11的第一端和所述电感L6的第一端相连；所述晶体管Q13的集电极、晶体管Q15的集电极、所述电容C12的第一端、所述电感L9的第一端相连；所述晶体管Q14的集电极、所述晶体管Q16的集电极、所述电容C13的第一端和所述电感L10的第一端相连；所述电感L5、所述电感L6、所述电感L9和所述电感L10中的所有第二端与电源输入端VDD2相连；所述电容C10的第二端与所述电感L8的第一端连接至所述输出端VON；所述电容C11的第二端与所述电感L7的第一端连接至所述输出端VOP；所述电容C12的第二端连接于所述电感L7的第二端，所述电容C13的第二端连接于所述电感L8的第二端；

所述电源输入端VDD2用于接收片外的所述第一电压作为电源，所述直流信号输入端VI用于接收所述第二控制信号，所述直流信号输入端VQ用于接收所述第三控制信号，所述输出端VON和所述输出端VOP用于输出经所述模拟加法器移相后的一对差分信号。

8.根据权利要求7所述的采用增益补偿技术的W波段高精度数控移相器，其特征在于，所述双路射频放大器位Cascode结构，包括电源输入端VDD3、射频信号输入端IN_N、射频信号输入端IN_P、输出端OUT2、传输线TL5、传输线TL6、传输线TL7、传输线TL8、电容C7、电阻R5、电阻R6、电阻R7、电阻R8、晶体管Q5、晶体管Q6、晶体管Q7、晶体管Q8，其中，

所述晶体管Q5的基极分别连接于所述电阻R5的第一端和所述射频信号输入端IN_N，所述射频信号输入端IN_N连接于所述模拟加法器的输出端VON，所述电阻R5的第二端连接于所述180°极性切换逻辑电路的输出端Vb0_180，所述晶体管Q5的发射极接地，所述晶体管Q5的集电极连接于所述晶体管Q6的发射极；所述晶体管Q6的基极连接于所述电阻R6的第一端，所述电阻R6的第二端连接于所述180°极性切换逻辑电路的输出端Vc0_180，所述晶体管Q6的集电极连接于所述传输线TL6的第一端，所述传输线TL6的第二端分别连接于所述传输线TL5、所述传输线TL7以及所述传输线TL8的第一端，所述传输线TL5的第二端连接于所述电源输入端VDD3；所述传输线TL7的第二端连接于所述电容C7的第一端，所述电容C7的第二端连接于所述输出端OUT2；所述传输线TL8的第二端连接于所述晶体管Q8的集电极，所述晶体管Q8的基极连接于所述电阻R8的第一端，所述电阻R8的第二端连接所述180°极性切换逻辑电路的输出端Vc180；所述晶体管Q7的基极分别连接至所述电阻R7的第一端和所述射频信号输入端IN_P，所述射频信号输入端IN_P连接于所述模拟加法器的输出端VOP，所述电阻R7的第二端连接于所述180°极性切换逻辑电路的输出端Vb180，所述晶体管Q7的发射极接地，所述晶体管Q7的集电极连接至所述晶体管Q8的发射极，其中，

所述晶体管Q6和所述晶体管Q8为所述双路射频放大器的Cascode结构中的共基极Cascode管，所述共基极Cascode管接收所述180°极性切换逻辑电路中直流输入端VC’的电压作为偏置电压，所述晶体管Q5和所述晶体管Q7为所述双路射频放大器的Cascode结构中的共发射极放大管，所述共发射极放大管接收所述180°极性切换逻辑电路中直流输入端VB’输出的电压作为偏置电压，所述电源输入端VDD3用于接收片外的所述第一电压作为所述双路射频放大器的电源电压，所述双路射频放大器用于将来自于所述模拟加法器的信号移向后通过所述输出端OUT2输出。

9.根据权利要求8所述的采用增益补偿技术的W波段高精度数控移相器，其特征在于，所述180°极性切换逻辑电路包括NMOS管M11、NMOS管M12、NMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16、NMOS管M17、NMOS管M18、PMOS管M19、NMOS管M20、电阻R13、电阻R14、电阻R15、电阻R16、直流输入端VB’、直流输入端VC’、直流输入端VP’、直流输入端Sel180、输出端Vb180、输出端Vb0_180、输出端Vc180和输出端Vc0_180，其中，

所述PMOS管M19的栅极和所述NMOS管M20的栅极连接至所述直流输入端Sel180，所述PMOS管M19的源极和衬底连接至所述直流输入端VP’，所述NMOS管M20的源极和衬底相连并接地，所述PMOS管M19的漏极与NMOS管M20的漏极连接；

所述NMOS管M11的栅极连接至所述直流输入端Sel180，所述NMOS管M11的源极连接至所述电阻R13的第一端和所述NMOS管M12的源极，所述电阻R13的第二端连接至所述输出端Vc180，所述NMOS管M11的漏极连接至所述直流输入端VC’，所述NMOS管M12的栅极连接至所述PMOS管M19的漏极，所述NMOS管M12的漏极接地；所述NMOS管M13的栅极连接至所述PMOS管M19的漏极，所述NMOS管M13的源极连接至所述电阻R14的第一端和所述NMOS管M14的源极，所述电阻R14的第二端连接至所述输出端Vc0_180，所述NMOS管M13的漏极连接于所述直流输入端VC’，所述NMOS管M14的栅极连接至所述直流输入端Sel180，所述NMOS管M14的漏极接地，所述NMOS管M15的栅极连接至所述直流输入端Sel180，所述NMOS管M15的源极连接至所述电阻R15的第一端和所述NMOS管M16的源极，所述电阻R15的第二端连接至所述输出端Vb180，所述NMOS管M15的漏极连接至所述直流输入端VB’，所述NMOS管M16的栅极连接至所述PMOS管M19的漏极，所述NMOS管M16的漏极接地，所述NMOS管M17的栅极连接至所述PMOS管M19的漏极，所述NMOS管M17的源极连接至所述电阻R16的第一端和所述NMOS管M18的源极，所述电阻R16的第二端连接至所述输出端Vb0_180，所述NMOS管M17的漏极连接至所述直流输入端VB’，所述NMOS管M18的栅极连接至所述直流输入端Sel180，所述NMOS管M18的漏极接地；

所述直流输入端Sel180用于接收所述第四控制信号，所述直流输入端VP’用于接收片外的所述第一电压作为所述180°极性切换逻辑电路的电源电压，所述180°极性切换逻辑电路通过所述直流输入端VB’和所述直流输入端VC’分别接收片外的所述第二电压和所述第三电压为所述双路射频放大器提供电压。

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