CN116312672A - 命令/地址信号训练模式电路及存储器 - Google Patents

Abstract

本申请提供一种命令/地址信号训练模式电路及存储器，该电路包括：使能信号生成模块，用于接收片选信号和训练模式进入指令，生成训练模式使能信号；其中，训练模式进入指令用于指示存储器进入命令/地址信号训练模式；目标信号生成模块包括运算模块和输出模块；运算模块，用于接收训练模式使能信号和多位命令/地址信号，生成第一运算结果；输出模块，用于接收片选信号和第一运算结果，生成目标输出信号。本申请提供的电路具有处理训练模式进入指令、对多位命令/地址信号进行逻辑运算并输出该运算结果的功能，在存储器中实现了命令/地址信号训练模式功能。

Description

命令/地址信号训练模式电路及存储器

技术领域

本申请涉及半导体存储器技术，尤其涉及一种命令/地址信号训练模式电路及存储器。

背景技术

随着动态随机存取存储器（Dynamic Random Access Memory，DRAM）传输速度的提高，为了保证芯片正常执行各功能，对于信号的对齐程度提出了更高的要求。

半导体技术工业协会JEDEC公布的DDR5内存规范中，提出了一种名为命令/地址信号训练模式（CA Training Mode，CATM）的新功能，该功能可以实现主机（host）对命令/地址信号（CA信号）与片选信号（CS信号）进行对齐训练。

如何设计电路以在存储器中实现命令/地址信号训练模式功能是亟待解决的问题。

发明内容

本申请提供一种命令/地址信号训练模式电路及存储器，用以解决如何在存储器中实现命令/地址信号训练模式功能的问题。

根据一些实施例，本申请第一方面提供一种命令/地址信号训练模式电路，包括：使能信号生成模块，用于接收片选信号和训练模式进入指令，生成训练模式使能信号；其中，训练模式进入指令用于指示存储器进入命令/地址信号训练模式；目标信号生成模块包括运算模块和输出模块；运算模块，用于接收训练模式使能信号和多位命令/地址信号，生成第一运算结果；输出模块，用于接收片选信号和第一运算结果，生成目标输出信号。

一些实施例中，使能信号生成模块，还用于接收电源复位信号，电源复位信号用于在训练模式进入指令到来之前对使能信号生成模块进行复位。

一些实施例中，使能信号生成模块包括：第一反相器、第一与非门、第二与非门、第二反相器；第一反相器的输入端接收训练模式进入指令，第一反相器的输出端与第一与非门的第一输入端连接，第一与非门的第二输入端与第二与非门的输出端连接，第一与非门的输出端输出训练模式使能信号；第二反相器的输入端接收电源复位信号，第二反相器的输出端与第二与非门的第三输入端连接，第二与非门的第二输入端接收片选信号，第二与非门的第一输入端与第一与非门的输出端连接。

一些实施例中，使能信号生成模块包括第一或非门和D触发器；第一或非门的第一输入端接收电源复位信号，第一或非门的第二输入端连接片选信号，第一或非门的输出端连接D触发器的时钟输入端；D触发器的数据输入端接收第一电平信号，D触发器的数据输出端输出训练模式使能信号；D触发器的复位端接收电源复位信号，D触发器的置位端接收训练模式进入指令。

一些实施例中，运算模块包括第一运算子模块和第二运算子模块；第一运算子模块，用于接收多位命令/地址信号和训练模式使能信号，生成与多位命令/地址信号一一对应的多位命令/地址使能信号；第二运算子模块，用于接收多位命令/地址使能信号，生成第一运算结果。

一些实施例中，运算模块的第一运算子模块，还用于接收片选信号，基于片选信号和训练模式使能信号生成片选使能信号；输出模块用于接收片选使能信号和第一运算结果，生成目标输出信号。

一些实施例中，第一运算子模块包括与多位命令/地址信号一一对应的多个第一与门；第一与门的第一输入端接收对应的命令/地址信号，第一与门的第二输入端接收训练模式使能信号，第一与门的输出端输出命令/地址使能信号；第一运算子模块还包括第二与门；第二与门的第一输入端接收片选信号，第二与门的第二输入端接收训练模式使能信号，第二与门的输出端输出片选使能信号。

一些实施例中，第二运算子模块包括多级异或运算单元，记为第1级异或运算单元至第n级异或运算单元；第1级异或运算单元，接收多位命令/地址使能信号，生成第1级异或运算结果；第2级异或运算单元至第n级异或运算单元，均接收前一级异或运算单元输出的异或运算结果，并生成当前级异或运算结果；其中，第n级异或运算单元生成的第n级异或运算结果作为第一运算结果。

一些实施例中，目标信号生成模块还包括片选信号处理模块；片选信号处理模块，用于接收片选使能信号，生成第一控制信号和第二控制信号，第一控制信号和第二控制信号互补；输出模块，用于接收第一控制信号、第二控制信号和第一运算结果，在第一控制信号和第二控制信号均有效时输出目标输出信号。

一些实施例中，输出模块还包括反馈模块；反馈模块与运算模块连接，用于接收第一运算结果，以及反馈模块还用于接收电源复位信号，反馈模块输出目标输出信号；其中，电源复位信号用于在存储器进入命令/地址信号训练模式之前对输出模块进行复位。

一些实施例中，反馈模块包括：第三与非门，第六反相器、第七反相器；第三与非门的第一输入端作为反馈模块的输入端，接收第一运算结果；第三与非门的输出端与第六反相器的输入端连接，第六反相器的输出端与第三与非门的第一输入端连接，第七反相器的输入端连接电源复位信号，第七反相器的输出端与第三与非门的第二输入端连接，第三与非门的输出端输出目标输出信号。

一些实施例中，片选信号包括片选奇信号和片选偶信号，片选奇信号和片选偶信号的时钟周期均为第一片选信号的两倍，第一片选信号为存储器接收到的片选信号，每个命令/地址信号包括命令/地址奇信号和命令/地址偶信号；使能信号生成模块，基于片选奇信号与片选偶信号的或运算结果以及训练模式进入指令，生成训练模式使能信号。

根据一些实施例，本申请第二方面提供一种存储器，包括如第一方面的命令/地址信号训练模式电路。

本申请实施例提供的命令/地址信号训练模式电路及存储器，该电路包括：使能信号生成模块，用于接收片选信号和训练模式进入指令，生成训练模式使能信号；其中，训练模式进入指令用于指示存储器进入命令/地址信号训练模式；目标信号生成模块包括运算模块和输出模块；运算模块，用于接收训练模式使能信号和多位命令/地址信号，生成第一运算结果；输出模块，用于接收片选信号和第一运算结果，生成目标输出信号。本申请实施例可以/至少具有以下优点：具有处理训练模式进入指令的功能、具有对多位命令/地址信号进行逻辑运算并输出该运算结果的功能，在存储器中实现了内存规范提出的命令/地址信号训练模式功能。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

图1为本申请实施例提供的命令/地址信号训练模式电路的应用架构示意图；

图2为本申请实施例提供的一种CATM功能的时序图；

图3为本申请实施例提供的一种命令/地址信号训练模式电路的结构示意图；

图4为本申请实施例提供的一种生成训练模式使能信号的时序图；

图5为本申请实施例提供的一种使能信号生成模块的电路结构示意图；

图6为本申请实施例提供的另一种使能信号生成模块的电路结构示意图；

图7为本申请实施例提供的一种运算模块的结构示意图；

图8为本申请实施例提供的另一种运算模块的结构示意图；

图9为本申请实施例提供的一种第一运算子模块的电路结构示意图；

图10为本申请实施例提供的一种第二运算子模块的电路结构示意图；

图11为本申请实施例提供的一种目标信号生成模块的结构示意图；

图12为本申请实施例提供的一种片选信号处理模块的电路结构示意图；

图13为本申请实施例提供的一种输出模块的电路结构示意图；

图14为本申请实施例提供的一种反馈模块的电路结构示意图；

图15为本申请实施例提供的另一种CATM功能的时序图；

图16为本申请实施例提供的另一种生成训练模式使能信号的时序图；

图17为本申请实施例提供的再一种使能信号生成模块的电路结构示意图；

图18为本申请实施例提供的又一种使能信号生成模块的电路结构示意图；

图19为本申请实施例提供的一种目标信号生成模块的电路结构示意图。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与本申请的一些方面相一致的装置和方法的例子。

随着动态随机存取存储器（Dynamic Random Access Memory，简称DRAM）传输速度的提高，为了保证芯片正常执行各功能，对于信号的对齐程度提出了更高的要求。

联合电子器件工程委员会（Joint Electron Device Engineering Council，简称JEDEC）标准性能评估组织（Standard Performance Evaluation Corporation，SPEC）公布的关于第5代双倍速率动态随机存取存储器（Double Data Rate Dynamic Random AccessMemory，简称DDR）的标准规范中（后文简称“DDR5内存规范”），提出了一种名为命令/地址信号训练模式（CA Training Mode，简称CATM）的新功能，该功能可以实现主机（host）对命令/地址信号（CA信号）与片选信号（即CS信号）和时钟信号（即CKT信号）的对齐情况进行检查和优化。

CA信号包括多位并行的信号，搭载的是命令或地址的信息，并行信号到达存储器后，处理器识别CA信号的高低电平组合来确定主机下达的指令是什么。可以理解为，CA信号通过不同的“0”“1”序列，传递不同的命令信号或地址信号。

CS信号用于在多个存储芯片中选中某个芯片，通常为低电平有效，例如，同一时刻被选中的存储芯片对应的CS信号为0，未被选中的存储芯片对应的CS信号为1。在CATM功能中，CS信号用于在低电平时对CA信号包括的多位并行信号进行同时采样，以得到命令/地址信号。若多位并行信号中存在与CS信号不对齐的信号，那么会采样得到错误的命令/地址信号，无法正常工作。

考虑到主机在执行CATM功能之前，会先通过DDR5内存规范中定义的名为片选信号训练模式（CS Training Mode，简称CSTM）的功能完成对CS信号与CKT信号的对齐情况的检查和优化。那么，在CS信号与CKT信号对齐的前提下，若可以实现CA信号与CS信号的对齐，便实现了CS信号、CKT信号和CS信号的对齐。

具体的，DDR5内存规范中定义的CATM功能的实现方式是，主机向存储器发送预设的CA信号，存储器在CS信号的有效电平时对CA信号进行采样，将采样的CA信号的多位并行信号进行逻辑运算生成运算结果，并反馈给主机，主机会根据反馈结果确定CA信号与CS信号是否对齐。

本申请实施例提供的命令/地址信号训练模式电路可适用于如图1所示的应用架构。图1为本申请实施例提供的命令/地址信号训练模式电路的应用架构示意图，如图1所示，命令/地址信号训练模式电路30设置在存储器20上，主机10向存储器20下发进入CATM的训练模式进入指令CATM_ENTER，并发送预设的CA信号至命令/地址信号训练模式电路30，图1中以14位并行信号CA<13:0>为例。命令/地址信号训练模式电路30基于CS信号对CA<13:0>进行采样获得的14位并行数据，将采样获得的14位并行数据进行逻辑运算生成运算结果通过数据信号DQ反馈给主机，主机10存储有判断程序可以根据收到的运算结果判定CA信号与CS信号是否对齐。进一步地，主机10存储可以对CA信号进行调整使CA信号与CS信号对齐。其中，主机10内存储的判定程序和调整程序可参照相关技术。本申请对主机10内的判定程序和调整程序不做限定。

图2为本申请实施例提供的一种CATM功能的时序图，其参照DDR5内存规范公布的关于CATM功能的内容。如图2所示，CKT为时钟信号；片选信号CS为低电平有效；CA信号以14位并行数据为例，记为CA<13:0>；在CS信号低电平时对CA<13:0>采样，采样得到的14位数据进行逻辑运算，运算结果在数据信号DQ处输出。具体如图2所示，CS信号的第一个有效电平对应采样得到“Group1”，对应在数据信号DQ处输出“Result of Group1”；CS信号的第二个有效电平对应采样得到“Group2”，对应在数据信号DQ处输出“Result of Group2”。

本申请实施例提供的一种命令/地址信号训练模式电路，通过电路实现CA信号和CS信号的约束控制关系，进而在存储器中实现DDR5内存规范中定义的CATM功能。

下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。

实施例一

图3为本申请实施例提供的一种命令/地址信号训练模式电路的结构示意图。如图3所示，该电路包括使能信号生成模块40和目标信号生成模块50。

使能信号生成模块40，用于接收片选信号CS和训练模式进入指令CATM_ENTER，生成训练模式使能信号CATM_ENABLE；其中，训练模式进入指令CATM_ENTER用于指示存储器20进入命令/地址信号训练模式；目标信号生成模块50包括运算模块51和输出模块52；运算模块51，用于接收训练模式使能信号CATM_ENABLE和多位命令/地址信号CA<n:0>，其中n大于0，生成第一运算结果XOR_CA1；输出模块52，用于接收片选信号CS和第一运算结果XOR_CA1，生成目标输出信号CATM_OUT。

具体的，多位命令/地址信号CA<n:0>通过不同的“0”“1”序列搭载不同的命令或地址。其中，不同的存储器配置的用于表征命令或地址的信号数量不同，一些实施例中，存储器以7位并行数据表示命令/地址，多位命令/地址信号为CA<6:0>，那么第一运算结果为CA<6>至CA<0>这7位数据的逻辑运算结果；另一些实施例中，存储器以14位并行数据表示命令/地址，多位命令/地址信号为CA<13:0>，那么第一运算结果为CA<13>至CA<0> 这14位数据的逻辑运算结果。本申请实施例对命令/地址信号的数量不做限定。

进一步地，目标输出信号CATM_OUT用于发送给主机10以判断CA信号与CS信号是否对齐。一些实施例中，主机10基于一次运算结果判断CA信号与CS信号是否对齐。例如，主机10发送预设CA信号为全1，若采用与逻辑运算，则正确的第一运算结果为1；基于CS信号的实际采样并进行与逻辑运算，获得的第一运算结果若为0，则表明被采样的CA信号中有0，即CA信号中存在与CS信号不对齐的数据位。另一些实施例中，主机10基于多次运算结果判断CA信号与CS信号是否对齐，还可以定位CA信号中与CS信号不对齐的数据位。

另外，逻辑运算可以为单一逻辑运算，也可以为多种逻辑运算的组合。

一些实施例中，目标输出信号CATM_OUT与第一运算结果XOR_CA1可以相同，主机10根据收到的目标输出信号CATM_OUT与预设逻辑运算结果一致确定CA信号与CS信号对齐，否则不对齐。另一些实施例中，目标输出信号CATM_OUT与第一运算结果XOR_CA1可以相反，主机10根据收到的目标输出信号CATM_OUT与预设逻辑运算结果一致确定CA信号与CS信号不对齐，否则对齐。

一些实施例中，使能信号生成模块40，还用于接收电源复位信号PWR_RESET，电源复位信号PWR_RESET用于在训练模式进入指令CATM_ENTER到来之前对使能信号生成模块40进行复位。

图4为本申请实施例提供的一种生成训练模式使能信号的时序图。其中，电源复位信号PWR_RESET通过预设周期的高电平复位使能信号生成模块40。训练模式进入指令CATM_ENTER通过预设周期的高电平指示存储器20进入命令/地址信号训练模式。片选信号CS低电平有效，即在低电平时对CA信号进行采样。训练模式使能信号CATM_ENABLE为高电平有效，在进入命令/地址信号训练模式CATM_ENABLE变为高电平，在片选信号低电平有效触发后CATM_ENABLE变为低电平。

根据图4所示的时序图，本申请实施例提供了两种使能信号生成模块的电路结构，分别为图5和图6所示。

图5为本申请实施例提供的一种使能信号生成模块的电路结构示意图。如图5所示，使能信号生成模块40包括：第一反相器P1、第一与非门S1、第二与非门S2、第二反相器P2。

第一反相器P1的输入端接收训练模式进入指令CATM_ENTER，第一反相器P1的输出端与第一与非门S1的第一输入端连接，第一与非门S1的第二输入端与第二与非门S2的输出端连接，第一与非门S1的输出端输出训练模式使能信号CATM_ENABLE；第二反相器P2的输入端接收电源复位信号PWR_RESET，第二反相器P2的输出端与第二与非门S2的第三输入端连接，第二与非门S2的第二输入端接收片选信号CS，第二与非门S2的第一输入端与第一与非门S1的输出端连接。

具体的，第一与非门S1和第二与非门S2组成复位-置位（Reset-set）触发器，也称为R-S触发器。根据R-S触发器的工作原理以及反相器的工作原理可知：电源复位信号PWR_RESET将训练模式使能信号CATM_ENABLE初始化为低电平；当训练模式进入指令CATM_ENTER为高电平，CS信号为高电平时，训练模式使能信号CATM_ENABLE为高电平；当训练模式进入指令CATM_ENTER变为为低电平，CS信号保持为高电平时，训练模式使能信号CATM_ENABLE保持为高电平；当训练模式进入指令CATM_ENTER保持为低电平，CS信号变为低电平时，训练模式使能信号CATM_ENABLE变为低电平。也就是说，CS信号的下降沿与训练模式使能信号CATM_ENABLE的下降沿是对应的。由于在实际电路中，电平的响应变化会有一定的延时，因此会呈现如图4所示的信号间的边沿不对齐的情况。

图6为本申请实施例提供的另一种使能信号生成模块的电路结构示意图。如图6所示，使能信号生成模块40包括第一或非门S3和D触发器。

第一或非门S3的第一输入端接收电源复位信号PWR_RESET，第一或非门S3的第二输入端连接片选信号CS，第一或非门S3的输出端连接D触发器的时钟输入端；D触发器的数据输入端接收第一电平信号，D触发器的数据输出端输出训练模式使能信号CATM_ENABLE；D触发器的复位端接收电源复位信号PWR_RESET，D触发器的置位端接收训练模式进入指令CATM_ENTER。

具体的，D触发器的复位端（Reset端）连接电源复位信号PWR_RESET，用于将D触发器的数据输出端初始化为0，即将训练模式使能信号CATM_ENABLE初始化为低电平。D触发器的置位端（Set端）连接训练模式进入指令CATM_ENTER，用于将D触发器的数据输出端置为1，即当训练模式进入指令CATM_ENTER为高电平时，将训练模式使能信号CATM_ENABLE置为高电平。

进一步地，根据第一或非门S3的运算原理可知，当电源复位信号PWR_RESET为低电平时，CS信号从高电平变为低电平，则D触发器的时钟输入端输入的时钟信号从低电平变为高电平，即为时钟信号的上升沿。在时钟信号的上升沿，训练模式使能信号CATM_ENABLE等于D触发器的数据输入端输入的第一电平信号VSS！，VSS！信号通常为低电平。也就是说，CS信号的下降沿与训练模式使能信号CATM_ENABLE的下降沿是对应的。由于在实际电路中，电平的响应变化会有一定的延时，因此会呈现如图4所示的信号间的边沿不对齐的情况。

图7为本申请实施例提供的一种运算模块的结构示意图，一些实施例中，运算模块51包括第一运算子模块511和第二运算子模块512；第一运算子模块511，用于接收多位命令/地址信号CA<n:0>，其中n大于0，和训练模式使能信号CATM_ENABLE，生成与多位命令/地址信号CA<n:0>一一对应的多位命令/地址使能信号CAE<n:0>；第二运算子模块512，用于接收多位命令/地址使能信号CAE<n:0>，生成第一运算结果XOR_CA1。

具体的，训练模式使能信号CATM_ENABLE用于控制命令/地址信号CA<n:0>是否可以传输到后续的电路进行运算输出。当训练模式使能信号CATM_ENABLE为有效电平时，生成的命令/地址使能信号是有效的CAE<n:0>。例如，训练模式使能信号CATM_ENABLE与命令/地址信号CA<n:0>进行与逻辑运算生成命令/地址使能信号CAE<n:0>，当训练模式使能信号CATM_ENABLE为低电平时，无论命令/地址信号CA<n:0>是高电平还是低电平，生成的命令/地址使能信号CAE<n:0>均为低电平；当训练模式使能信号CATM_ENABLE为高电平时，命令/地址信号CA<n:0>若是高电平，生成的命令/地址使能信号CAE<n:0>也为高电平，命令/地址信号CA<n:0>若是低电平，生成的命令/地址使能信号CAE<n:0>也为低电平。这样后续运算电路只在训练模式使能信号CATM_ENABLE有效时进行运算处理，可以减少功耗。

进一步地，图8为本申请实施例提供的另一种运算模块的结构示意图，运算模块51的第一运算子模块511，还用于接收片选信号CS，基于片选信号CS和训练模式使能信号CATM_ENABLE生成片选使能信号CSE；输出模块52用于接收片选使能信号CSE和第一运算结果XOR_CA1，生成目标输出信号CATM_OUT。

具体的，训练模式使能信号CATM_ENABLE还用于控制片选信号CS是否可以传输到后续的电路中参与命令/地址使能信号CAE<n:0>的运算输出。具体的，当训练模式使能信号CATM_ENABLE为有效电平时，生成的片选使能信号CSE是有效的。例如，训练模式使能信号CATM_ENABLE与片选信号CS进行与逻辑运算生成片选使能信号CSE，当训练模式使能信号CATM_ENABLE为低电平时，无论片选信号CS是高电平还是低电平，生成的片选使能信号CSE均为低电平；当训练模式使能信号CATM_ENABLE为高电平时，片选信号CS若是高电平，生成的片选使能信号CSE也为高电平，片选信号CS若是低电平，生成的片选使能信号CSE也为低电平。这样后续运算电路只在训练模式使能信号CATM_ENABLE有效时进行运算处理，可以减少功耗。

示例性的，图9为本申请实施例提供的一种第一运算子模块的电路结构示意图，其中多位命令/地址信号CA<n:0>以CA<13:0>为例。如图9所示，第一运算子模块511包括与多位命令/地址信号CA<0>至CA<13>一一对应的多个第一与门S4；第一与门S4的第一输入端接收对应的命令/地址信号，第一与门的第二输入端接收训练模式使能信号CATM_ENABLE，第一与门的输出端输出命令/地址使能信号CAE<0>至CAE<13>。第一运算子模块还包括第二与门S5；第二与门S5的第一输入端接收片选信号CS，第二与门S5的第二输入端接收训练模式使能信号CATM_ENABLE，第二与门S5的输出端输出片选使能信号CSE。

一些实施例中，逻辑运算以异或运算为例。对于异或运算，若多位命令/地址使能信号进行异或运算，该多位命令/地址使能信号中有奇数个1，则异或结果为1，该多位信号中有偶数个1，则异或结果为0。

一些实施例中，第二运算子模块512包括多级异或运算单元，记为第1级异或运算单元至第n级异或运算单元；第1级异或运算单元，接收多位命令/地址使能信号CAE<n:0>，生成第1级异或运算结果；第2级异或运算单元至第n级异或运算单元，均接收前一级异或运算单元输出的异或运算结果，并生成当前级异或运算结果；其中，第n级异或运算单元生成的第n级异或运算结果作为第一运算结果XOR_CA1。

进一步地，第1级异或运算单元至第n-1级异或运算单元均包含多个第一异或门S6；第n级异或运算单元包括一个第一异或门S6；每两个命令/地址使能信号对应连接至第1级异或运算单元的第一异或门S6的两个输入端；每两个当前级异或运算单元的第一异或门S6的输出端连接至下一级异或运算单元的第一异或门的两个输入端。

示例性的，图10为本申请实施例提供的一种第二运算子模块的电路结构示意图，其中，以n取4，4级异或运算单元为例，对14位命令/地址使能信号CAE<0>至CAE<13>进行运算处理。如图10所示，第1级异或运算单元（图10中“1st”）包括8个第一异或门S6，14位命令/地址使能信号CAE<0>至CAE<13>，每两个为一组，每组命令/地址使能信号输入至一个第一异或门S6。

每两个第1级异或运算单元的第一异或门S6的输出端连接至第2级异或运算单元的第一异或门的两个输入端。第2级异或运算单元（图10中“2^nd”）包括4个第一异或门S6；类似的，第3级异或运算单元（图10中“3^rd”）包括2个第一异或门S6；第4级异或运算单元（图10中“4^th”）包括1个第一异或门S6，其输出第一运算结果XOR_CA1。

可以理解的，在第1级异或运算单元中，其中一个第一异或门S6采用VSS！信号补位，用于避免异或门的输入端悬空。

在图8的基础上，图11为本申请实施例提供的一种目标信号生成模块的结构示意图，如图11所示，目标信号生成模块50还包括片选信号处理模块53。片选信号处理模块53，用于接收片选使能信号CS，生成第一控制信号CSEKB和第二控制信号CSEKT，第一控制信号CSEKB和第二控制信号CSEKT互补；输出模块52，用于接收第一控制信号CSEKB、第二控制信号CSEKT和第一运算结果XOR_CA1，在第一控制信号CSEKB和第二控制信号CSEKT均有效时输出目标输出信号CATM_OUT。

示例性的，图12为本申请实施例提供的一种片选信号处理模块的电路结构示意图。如图12所示，第一级异或门S7-1的输入端接收片选使能信号CSE和VSS！信号；第二级异或门S7-2的输入端连接第一级异或门S7-1的输出端和VSS！信号；第三级异或门S7-3的输入端连接第二级异或门S7-2的输出端和VSS！信号；第四级异或门S7-4的输入端连接第三级异或门S7-3的输出端和VSS！信号。其中，每级异或门采用VSS！信号补位用于避免异或门的输入端悬空。这里需要说明的是，图12中以四级异或门为例，用于与图10中示例的四级异或运算单元相对应，使片选使能信号CSE与命令/地址使能信号CAE<n：0>保持相对一致的延时。

其中，第四级异或门S7-4的输出端输出的信号记为CSE-X1。在存储器中，VSS！信号通常表示低电平，根据异或门的工作原理，可知CSE-X1信号的波形与片选使能信号CSE信号的波形相同，具有相同时长的低电平，区别在于CSE-X1信号的边沿与CSE信号的边沿之间具有相对延迟。

可选的，第四级异或门S7-4的输出端连接第一缓冲器B1，用于增强驱动力，以便驱动后续负载，同时具有一定延时作用。其中，第一缓冲器B1输出的信号记为CSE-X2。.

进一步地，第一缓冲器B1的输出端与第五与非门S8的第一输入端和第二反相缓冲器B2的输入端均连接；第二反相缓冲器B2的输出端与第五与非门S8的第二输入端连接。其中，第二反相缓冲器B2输出的信号记为CSE-X3，CSE-X3信号相对CSE-X2信号延迟并反相。进一步地，CSE-X3信号与CSE-X2信号进行与非逻辑运算，生成第一控制信号CSEKB。第一控制信号CSEKB经过第三反相器P3生成第二控制信号CSEKT。

其中，第一控制信号CSEKB为低电平有效，第二控制信号CSEKT为高电平有效。结合图9和图12，当训练模式使能信号为高电平时，CSE信号与CS信号的波形相同；进一步地，CSE信号与VSS！信号进行多级异或逻辑运算，由于VSS！信号为低电平，所以CSE-X1信号与CS信号的波形相同，区别在于CSE-X1信号相对CS信号有一定的延迟；进一步地，CSE-X2信号与CSE-X1信号的波形相同，区别在于CSE-X2信号相对CSE-X1信号有一定的延迟；进一步地，CSE-X3信号与CSE-X2信号的波形相反，且相对延迟；CSE-X2信号与CSE-X3信号进行与非逻辑运算，二者高电平重叠部分对应的CSEKB信号为低电平，其中，CSE-X3信号的高电平区间为CSE-X2信号的低电平区间反相得来的。基于上述分析可知，CS信号的一个低电平区间对应会产生CSEKB信号的一个低电平区间，因此，可以认为CSEKB信号为低电平有效。由于CSEKT信号与CSEKB信号相反，所以可以认为CSEKT信号高电平有效。

基于图11可知，第一控制信号CSEKB与第二控制信号CSEKT输出至输出模块52。一些实施例中，输出模块52包括第一反相模块521、锁存模块522和第二反相模块523。可选的，图13为本申请实施例提供的一种输出模块的电路结构示意图。如图13所示，第一反相模块521，用于接收第一控制信号CSEKB、第二控制信号CSEKT和第一运算结果XOR-CA1，在第一控制信号CSEKB和第二控制信号CSEKT均有效时输出与第一运算结果反相的第一中间信号XOR_CA2；锁存模块522，用于接收第一控制信号CSEKB、第二控制信号CSEKT和第一中间信号XOR_CA2，输出第二中间信号XOR_CA3；第二反相模块523，用于接收第一控制信号CSEKB、第二控制信号CSEKT和第二中间信号XOR_CA3，输出第三中间信号XOR_CA4，作为目标输出信号。

其中，参照图13，第一反相模块521和第二反相模块523具有相同的电路连接结构，均包括两个P型金属氧化物半导体场效应（positive channel-Metal Oxide-Semiconductor，简称PMOS）晶体管和两个N型金属氧化物半导体场效应（Negativechannel-Metal-Oxide-Semiconductor，简称NMOS）晶体管。其中，第一反相模块521中的PMOS和NMOS分别记为PMOS1、PMOS2、NMOS1、NMOS2。第二反相模块523中的PMOS和NMOS分别记为PMOS3、PMOS4、NMOS3、NMOS4。

第一反相模块521和第二反相模块523中第一控制信号CSEKB和第二控制信号CSEKT的施加位置上存在差别。在第一反相模块521中，第一控制信号CSEKB施加在NMOS1的栅极，第二控制信号CSEKT施加在PMOS1的栅极；相反的，在第二反相模块523中，第一控制信号CSEKB施加在PMOS3的栅极，第二控制信号CSEKT施加在NMOS1的栅极。

以第一反相模块521为例进行说明。具体的，PMOS1的源极连接表征“1”的高电平，PMOS1的漏极与PMOS2的源极连接；PMOS2的漏极与NMOS2的漏极连接；NMOS2的源极与NMOS1的漏极连接；NMOS1的源极连接表征“0”的低电平。PMOS1的栅极接收第二控制信号CSEKT，PMOS2和NMOS2的栅极接收第一运算结果XOR_CA1；NMOS1的栅极接收第一控制信号CSEKB信号。

第一反相模块521的工作原理为：当CSEKT信号为低电平时PMOS1导通，因此PMOS2的源极为“1”；当CSEKT信号为低电平时，CSEKB信号为高电平，此时NMOS1会导通，因此NMOS2的源极为“0”；若第一运算结果XOR_CA1为高电平，则NMOS2导通，输出的第一中间信号XOR_CA2信号等于NMOS2的源极的“0”；若第一运算结果XOR_CA1为低电平，则PMOS2导通，输出的第一中间信号XOR_CA2信号等于PMOS2的源极的“1”。也就是说，第一中间信号XOR_CA2信号与第一运算结果XOR_CA1信号是相反的。

可以理解的，数据为“1”或“0”是通过电平大小确定的，随着信号在信号线上的传输，不可避免地受到干扰和损耗，当电平大小改变后，其表征的数据也就改变了。采用第一反相模块521，可以起到强化数据，保证数据准确传输的作用。

参照图13，锁存模块522由第四反相器P4和第五反相器P5组成。当CSEKB信号为低电平时，CSEKT信号为高电平时，第五反相器P5是导通的。若第一中间信号XOR_CA2信号为“0”，则第二中间信号XOR_CA3信号为“1”，第五反相器P5输出“0”等于第一中间信号XOR_CA2信号。进而，起到锁存作用，使数据更牢固。

进一步地，第二反相模块523由PMOS3、PMOS4、NMOS3、NMOS4连接组成，其连接方式与第一反相模块521相同，因此不再赘述其工作原理。第二反相模块523输出的第三中间信号XOR_CA4信号与第一反相模块521输出的第一中间信号XOR_CA2信号相反。第一反相模块521、锁存模块522和第二反相模块523用于保证数据准确地传输到数据信号DQ端口。

这里对第一反相模块521、锁存模块522和第二反相模块523的配合工作进行说明，在CS信号的有效电平的前1/2周期，第二控制信号CSEKT=0，第一控制信号CSEKB=1时，第一反相模块521可以输出第一中间信号XOR_CA2，此时锁存模块522和第二反相模块523均不导通，无法传输信号；在CS信号的有效电平的后1/2周期，第二控制信号CSEKT=1，第一控制信号CSEKB=0时，锁存模块522可以输出第二中间信号XOR_CA3，第二反相模块523可以输出第三中间信号XOR_CA4；其中，第一反相模块521不导通无法再传输新的第一中间信号XOR_CA2，避免了数据干扰，有利于信号传输的准确性。

可选的，一些实施例中，在第一反相模块521之前还设置由缓冲器，连接第n级异或运算单元输出的第一运算结果XOR_CA1信号，并输出被缓冲后的第一运算结果XOR_CA1信号，用于强化第一运算结果XOR_CA1信号的驱动，以保证能够驱动第一反相器的负载，同时起到一定延迟作用。

一些实施例中，输出模块52包括反馈模块524；反馈模块524与运算模块51连接，用于接收第一运算结果XOR_CA1，以及反馈模块524还用于接收电源复位信号PWR_RESET，反馈模块524输出目标输出信号CATM_OUT；其中，电源复位信号PWR_RESET用于在存储器20进入命令/地址信号训练模式之前对输出模块52进行复位。上述输出模块52用于数据输出以及使数据更牢固。

具体的，输出模块的反馈模块可以设置在前述第二反相模块523的后续电路中。下面参照图14对反馈模块进行说明，示例性的，图14为本申请实施例提供的一种反馈模块的电路结构示意图。

示例性的，图14为本申请实施例提供的一种反馈模块的电路结构示意图。反馈模块524包括：第三与非门S9，第六反相器P6、第七反相器P7；第三与非门S9的第一输入端作为反馈模块的输入端与第二反相模块523的输出端连接，接收第三中间信号XOR_CA4，第三与非门S9的输出端与第六反相器P6的输入端连接，第六反相器P6的输出端与第三与非门S9的第一输入端连接，第七反相器P7的输入端连接电源复位信号PWR_RESET，第七反相器P7的输出端与第三与非门S9的第二输入端连接，第三与非门S9的输出端输出目标输出信号XOR_CA5。

具体的，PWR_RESET信号起到初始化的作用，PWR_RESET信号为高电平时，无论第三与非门S9的第一输入端输入低电平还是高电平，XOR_CA5信号均为“1”。当PWR_RESET信号变为低电平后，进入命令/地址信号训练模式，此时若XOR_CA4信号为“1”，则XOR_CA5信号为“0”。其中，第六反相器P6起到反馈锁存作用，使数据更牢固。

可选的，一些实施例中，XOR_CA5信号可以直接作为目标输出信号，其与第一运算结果XOR_CA1相反；另一些实施例中，在第三与非门S9之后，设置反相器用于使目标输出信号与第一运算结果XOR_CA1相同。本申请实施例对目标输出信号与第一运算结果是否相同不做限定，可以根据主机内的判定程序的需求设定。

本申请实施例还提供一种存储器，采用前述的命令/地址信号训练模式电路。

综上，本申请实施例提供的命令/地址信号训练模式电路及存储器可以/至少具有以下优点：具有处理训练模式进入指令的功能、具有对多位命令/地址信号进行逻辑运算并输出该运算结果的功能，在存储器中实现了内存规范提出的命令/地址信号训练模式功能。

实施例二

一些实施例中，存储器的时钟内部划分为偶时钟CKT_EVEN和奇时钟CKT_ODD。相应地，片选信号也分为与偶时钟对应的片选偶信号，与奇时钟对应的片选奇信号。可选的，片选奇信号和片选偶信号的时钟周期为第一片选信号的两倍，第一片选信号为存储器接收到的片选信号，每个命令/地址信号包括命令/地址奇信号和命令/地址偶信号；使能信号生成模块，基于片选奇信号与片选偶信号的或运算结果以及训练模式进入指令，生成训练模式使能信号。

对于采用奇偶时钟的存储器，其实现CATM功能的时序图可参照图15，图15为本申请实施例提供的另一种CATM功能的时序图。如图15所示，CS信号为第一片选信号；片选偶信号CS_EVEN的有效电平对应CS信号的第一个有效电平，基于片选偶信号CS_EVEN的有效电平对应采样得到命令/地址偶信号CA<13:0>_EVEN上的“Group1”，对应在数据信号DQ处输出“Result of Group1”；片选奇信号CS_ODD的有效电平对应CS信号的第二个有效电平，基于片选奇信号CS_ODD的有效电平对应采样得到命令/地址奇信号CA<13:0>_ODD上的“Group2”，对应在数据信号DQ处输出“Result of Group2”。

对于采用奇偶时钟的存储器，其生成训练模式使能信号的时序图如图16所示，图16为本申请实施例提供的再一种生成训练模式使能信号的时序图。相对于图4，图16包括片选偶信号CS_EVEN和片选奇信号CS_ODD。训练模式使能信号CATM_ENABLE为高电平有效，在进入命令/地址信号训练模式后CATM_ENABLE变为高电平，退出CATM 模式，在片选偶信号CS_EVEN和片选奇信号CS_ODD同时低电平有效触发后CATM_ENABLE变为低电平, 退出CATM模式。

根据图16所示的时序图，本申请实施例提供了两种使能信号生成模块的电路结构，分别为图17和图18所示。

图17为本申请实施例提供的再一种使能信号生成模块的电路结构示意图。相对于图5，图17的使能信号生成模块还包括第一或门S12，用于接收片选奇信号CS_ODD和片选偶信号CS_EVEN，生成或计算结果记为OR_CS。基于第一或门的工作原理，可以得知，OR_CS信号仅在片选奇信号CS_ODD和片选偶信号CS_EVEN的低电平重叠区域为低电平，即OR_CS信号的下降沿对应片选奇信号CS_ODD的下降沿；OR_CS信号的上升沿对应片选偶信号CS_EVEN的上升沿。

进一步地，第一与非门S1和第二与非门S2组成复位-置位（Reset-set）触发器，也称为R-S触发器。根据R-S触发器的工作原理以及反相器的工作原理可知：当训练模式进入指令CATM_ENTER为高电平，OR_CS信号为高电平时，训练模式使能信号CATM_ENABLE为高电平；当训练模式进入指令CATM_ENTER变为为低电平，OR_CS信号保持为高电平时，训练模式使能信号CATM_ENABLE保持为高电平；当训练模式进入指令CATM_ENTER保持为低电平，OR_CS信号变为低电平时，训练模式使能信号CATM_ENABLE变为低电平。也就是说，OR_CS信号的下降沿与训练模式使能信号CATM_ENABLE的下降沿是对应的。基于前述分析已知OR_CS信号的下降沿对应片选奇信号CS_ODD的下降沿，所以可以认为训练模式使能信号CATM_ENABLE的下降沿与片选奇信号CS_ODD的下降沿是对应的。由于在实际电路中，电平的响应变化会有一定的延时，因此会呈现如图16所示的信号间的边沿不对齐的情况。

图18为本申请实施例提供的又一种使能信号生成模块的电路结构示意图。相对于图6，图18的使能信号生成模块还包括第一或门S4，用于接收片选奇信号CS_ODD和片选偶信号CS_EVEN，生成或计算结果记为OR_CS。基于第一或门的工作原理，可以得知，OR_CS信号的下降沿对应片选奇信号CS_ODD的下降沿；OR_CS信号的上升沿对应片选偶信号CS_EVEN的上升沿。

具体的，D触发器的复位端（Reset端）连接电源复位信号PWR_RESET，用于将D触发器的数据输出端初始化为0，即将训练模式使能信号CATM_ENABLE初始化为低电平。D触发器的置位端（Set端）连接训练模式进入指令CATM_ENTER，用于将D触发器的数据输出端置为1，即当训练模式进入指令CATM_ENTER为高电平时，将训练模式使能信号CATM_ENABLE置为高电平。

进一步地，根据第一或非门S3的运算原理可知，当电源复位信号PWR_RESET为低电平时，OR_CS信号从高电平变为低电平，则D触发器的时钟输入端输入的时钟信号从低电平变为高电平，即为时钟信号的上升沿。在时钟信号的上升沿，训练模式使能信号CATM_ENABLE等于D触发器的数据输入端输入的VSS！信号，VSS！信号通常为低电平。也就是说，OR_CS信号的下降沿与训练模式使能信号CATM_ENABLE的下降沿是对应的。由于在实际电路中，电平的响应变化会有一定的延时，因此会呈现如图4所示的信号间的边沿不对齐的情况。

图19为本申请实施例提供的一种目标信号生成模块的电路结构示意图。其中，通过后缀“_E”来表示偶信号，通过后缀“_O”来表示奇信号。图19中所示的电路功能可参照图10、图13和图14，不再赘述。

对于采用奇偶时钟的存储器，一些实施例中，设置两个运算模块，分别用于处理命令/地址奇信号和命令/地址偶信号；一些实施例中，设置两个片选信号处理模块，分别用于处理片选奇信号和片选偶信号。

另一些实施例中，由于片选奇信号和命令/地址奇信号的对齐检测，与片选偶信号和命令/地址偶信号的对齐检测并不同时进行，因此，可以共用一些功能模块。图19以共用反馈模块为例。可选的，还可以共用运算模块、片选信号处理模块、第一反相模块、锁存模块、第二反相模块等。通过共用功能模块，可以减少电路所占面积。

本申请实施例提供一种采用奇偶时钟的存储器，包括如前述的命令/地址信号训练模式电路。

综上，本申请实施例提供的命令/地址信号训练模式电路可以/至少具有以下优点：具有处理训练模式进入指令的功能、具有对多位命令/地址信号进行逻辑运算并输出该运算结果的功能，在存储器中实现了内存规范提出的命令/地址信号训练模式功能。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (13)

1.一种命令/地址信号训练模式电路，其特征在于，所述电路包括：

使能信号生成模块，用于接收片选信号和训练模式进入指令，生成训练模式使能信号；其中，所述训练模式进入指令用于指示存储器进入命令/地址信号训练模式；

目标信号生成模块包括运算模块和输出模块；所述运算模块，用于接收所述训练模式使能信号和多位命令/地址信号，生成第一运算结果；所述输出模块，用于接收所述片选信号和所述第一运算结果，生成目标输出信号。

2.根据权利要求1所述的电路，其特征在于，所述使能信号生成模块，还用于接收电源复位信号，所述电源复位信号用于在所述训练模式进入指令到来之前对所述使能信号生成模块进行复位。

3.根据权利要求2所述的电路，其特征在于，所述使能信号生成模块包括：第一反相器、第一与非门、第二与非门、第二反相器；

所述第一反相器的输入端接收所述训练模式进入指令，所述第一反相器的输出端与所述第一与非门的第一输入端连接，所述第一与非门的第二输入端与所述第二与非门的输出端连接，所述第一与非门的输出端输出所述训练模式使能信号；

所述第二反相器的输入端接收所述电源复位信号，所述第二反相器的输出端与所述第二与非门的第三输入端连接，所述第二与非门的第二输入端接收所述片选信号，所述第二与非门的第一输入端与所述第一与非门的输出端连接。

4.根据权利要求2所述的电路，其特征在于，所述使能信号生成模块包括第一或非门和D触发器；

所述第一或非门的第一输入端接收所述电源复位信号，所述第一或非门的第二输入端连接所述片选信号，所述第一或非门的输出端连接所述D触发器的时钟输入端；

所述D触发器的数据输入端接收第一电平信号，所述D触发器的数据输出端输出所述训练模式使能信号；

所述D触发器的复位端接收所述电源复位信号，所述D触发器的置位端接收所述训练模式进入指令。

5.根据权利要求1所述的电路，其特征在于，所述运算模块包括第一运算子模块和第二运算子模块；

所述第一运算子模块，用于接收所述多位命令/地址信号和所述训练模式使能信号，生成与所述多位命令/地址信号一一对应的多位命令/地址使能信号；

所述第二运算子模块，用于接收所述多位命令/地址使能信号，生成所述第一运算结果。

6.根据权利要求5所述的电路，其特征在于，所述运算模块的所述第一运算子模块，还用于接收所述片选信号，基于所述片选信号和所述训练模式使能信号生成片选使能信号；

所述输出模块用于接收所述片选使能信号和所述第一运算结果，生成所述目标输出信号。

7.根据权利要求6所述的电路，其特征在于，

所述第一运算子模块包括多个第一与门；所述第一与门的第一输入端接收对应的所述命令/地址信号，所述第一与门的第二输入端接收所述训练模式使能信号，所述第一与门的输出端输出所述命令/地址使能信号；

所述第一运算子模块还包括第二与门；所述第二与门的第一输入端接收所述片选信号，所述第二与门的第二输入端接收所述训练模式使能信号，所述第二与门的输出端输出所述片选使能信号。

8.根据权利要求7所述的电路，其特征在于，所述第二运算子模块包括多级异或运算单元，记为第1级异或运算单元至第n级异或运算单元；

所述第1级异或运算单元，接收所述多位命令/地址使能信号，生成第1级异或运算结果；

第2级异或运算单元至所述第n级异或运算单元，均接收前一级异或运算单元输出的异或运算结果，并生成当前级异或运算结果；

其中，所述第n级异或运算单元生成的第n级异或运算结果作为所述第一运算结果。

9.根据权利要求6所述的电路，其特征在于，所述目标信号生成模块还包括片选信号处理模块；

所述片选信号处理模块，用于接收所述片选使能信号，生成第一控制信号和第二控制信号，所述第一控制信号和所述第二控制信号互补；

所述输出模块，用于接收所述第一控制信号、所述第二控制信号和所述第一运算结果，在所述第一控制信号和所述第二控制信号均有效时输出所述目标输出信号。

10.根据权利要求2所述的电路，其特征在于，所述输出模块包括反馈模块；所述反馈模块与所述运算模块连接，用于接收所述第一运算结果，以及所述反馈模块还用于接收所述电源复位信号，所述反馈模块输出所述目标输出信号；

其中，所述电源复位信号用于在存储器进入命令/地址信号训练模式之前对所述输出模块进行复位。

11.根据权利要求10所述的电路，其特征在于，所述反馈模块包括：第三与非门，第六反相器、第七反相器；

所述第三与非门的第一输入端作为所述反馈模块的输入端，接收所述第一运算结果；所述第三与非门的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端与所述第三与非门的第一输入端连接，所述第七反相器的输入端连接所述电源复位信号，所述第七反相器的输出端与所述第三与非门的第二输入端连接，所述第三与非门的输出端输出所述目标输出信号。

12.根据权利要求1所述的电路，其特征在于，所述片选信号包括片选奇信号和片选偶信号，所述片选奇信号和所述片选偶信号的时钟周期均为第一片选信号的两倍，第一片选信号为所述存储器接收到的片选信号，每个所述命令/地址信号包括命令/地址奇信号和命令/地址偶信号；

所述使能信号生成模块，基于所述片选奇信号与所述片选偶信号的或运算结果以及所述训练模式进入指令，生成所述训练模式使能信号。

13.一种存储器，其特征在于，包括如权利要求1-12中任一项所述的命令/地址信号训练模式电路。

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