CN116266587A - 芯片封装结构及其光电设备 - Google Patents

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Abstract

本发明公开了一种芯片封装结构及其光电设备，芯片封装结构包括：CPA基板，所述CPA基板设置有第一通孔；CPO，所述CPO封装于所述CPA基板的第一表面；ASIC芯片，所述ASIC芯片封装于所述CPA基板的第二表面，其中，所述第一表面位于所述第二表面的对侧，所述ASIC芯片通过所述第一通孔与所述CPO电连接。根据本发明实施例提供的方案，ASIC芯片与CPO分别设置于CPA基板相互对立的两侧，从而使得ASIC芯片能够直接通过CPA基板的第一通孔与CPO电连接，有效减少ASIC芯片与CPO之间的传输链路的长度，提升CPA的电信号传输性能。

Description

芯片封装结构及其光电设备
技术领域
本发明涉及但不限于集成芯片领域，尤其涉及一种芯片封装结构及其光电设备。
背景技术
串行器/解串行器(SERializer/DESerializer，SerDes)技术能够有效提高串行通信速率，在Switch芯片和路由器芯片得到了大量的应用。随着SerDes的速率不断提升，信号完整性和功耗之间的冲突愈发明显，光电共装光模块(Co-Packaged Optics，CPO)的出现很好地解决了这个问题。
在光电设备中，CPO通常与专用集成电路(Application Specific IntegratedCircuit，ASIC)芯片封装成共装组件(Co-Packaged Assemble，CPA)，但是，在目前CPA的封装结构中，ASIC芯片与CPO封装与CPA基板的同一侧，为了实现SerDes的传输，需要在CPA基板中设置电链路，这就导致电信号的传输链路较长，对CPO的直驱以及CPA的整体功耗都会带来不利的影响。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本发明实施例提供了一种芯片封装结构及其光电设备，能够有效减少ASIC芯片与CPO之间的传输链路的长度，提升CPA的传输性能。
第一方面，本发明实施例提供了一种芯片封装结构，包括：
共装组件CPA基板，所述CPA基板设置有第一通孔；光电共装光模块CPO，所述CPO封装于所述CPA基板的第一表面；ASIC芯片，所述ASIC芯片封装于所述CPA基板的第二表面，其中，所述第一表面位于所述第二表面的对侧，所述ASIC芯片通过所述第一通孔与所述CPO电连接。
第二方面，本发明实施例提供了一种光电设备，包括：
如第一方面所述的芯片封装结构。
本发明实施例包括：CPA基板，所述CPA基板设置有第一通孔；CPO，所述CPO封装于所述CPA基板的第一表面；ASIC芯片，所述ASIC芯片封装于所述CPA基板的第二表面，其中，所述第一表面位于所述第二表面的对侧，所述ASIC芯片通过所述第一通孔与所述CPO电连接。根据本发明实施例提供的方案，ASIC芯片与CPO分别设置于CPA基板相互对立的两侧，从而使得ASIC芯片能够直接通过CPA基板的第一通孔与CPO电连接，有效减少ASIC芯片与CPO之间的传输链路的长度，提升CPA的电信号传输性能。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1是现有的CPO与ASIC芯片封装于CPA基板同一侧的结构示意图；
图2是本发明一个实施例提供的芯片封装结构的剖面示意图；
图3是本发明实施例一提供的芯片封装结构的剖面示意图；
图4是本发明实施例一提供的芯片封装结构的爆炸图；
图5是本发明实施例二提供的芯片封装结构的剖面示意图；
图6是本发明实施例二提供的芯片封装结构的爆炸图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
需要说明的是，虽然在装置示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于装置中的模块划分，或流程图中的顺序执行所示出或描述的步骤。说明书、权利要求书或上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
本发明公开了一种芯片封装结构及其光电设备，芯片封装结构包括：CPA基板，所述CPA基板设置有第一通孔；CPO，所述CPO封装于所述CPA基板的第一表面；ASIC芯片，所述ASIC芯片封装于所述CPA基板的第二表面，其中，所述第一表面位于所述第二表面的对侧，所述ASIC芯片通过所述第一通孔与所述CPO电连接。根据本发明实施例提供的方案，ASIC芯片与CPO分别设置于CPA基板相互对立的两侧，从而使得ASIC芯片能够直接通过CPA基板的第一通孔与CPO电连接，有效减少ASIC芯片与CPO之间的传输链路的长度，提升CPA的电信号传输性能。
参考图1，图1是现有的CPO与ASIC芯片封装于CPA基板同一侧的结构示意图，在该封装结构中，ASIC芯片和CPO均封装于CPA基板的同侧，为了实现CPO与CPA基板之间的SerDes的传输，需要在CPA基板中设置电链路通道，电信号的传输链路较长，导致传输功耗大、信号完整性差和CPO的直驱实现难度大。
为了克服现有CPA封装结构的缺陷，下面结合附图，对本发明实施例作进一步阐述。
参照图2，本发明提供了一种芯片封装结构，包括：
CPA基板100，CPA基板100设置有第一通孔110；
CPO200，CPO200封装于CPA基板100的第一表面；
ASIC芯片300，ASIC芯片300封装于CPA基板100的第二表面，其中，第一表面位于第二表面的对侧，ASIC芯片300通过第一通孔110与CPO200电连接。
值得注意的是，在本实施例中，CPO200与ASIC芯片300不再封装于CPA基板100的同侧，而是将ASIC芯片300与CPO200分别设置于CPA基板100相互对立的两侧，有效减少ASIC芯片与CPO200之间的传输链路的长度，提升CPA的电信号传输性能。
值得注意的是，本领域技术人员熟知如何通过第一通孔110实现CPO200与ASIC芯片300之间的电连接，例如在第一通孔110的内壁镀有导电材料，并且第一通孔110设置为过孔使得CPO焊球261与ASIC芯片焊球310分别焊接于过孔的两侧，还可以是分别连接于CPO200与ASIC芯片300的电链路贯穿于第一通孔110，在此不多做限定。
需要说明的是，本申请实施例的ASIC芯片可以是交换(Switch)芯片，还可以是图像处理芯片(Graphics Processing Unit，GPU)，在此不多做限定。
下面通过两个实施例对芯片封装结构的各种实施例进行说明。
实施例一：
为了方便本实施例的描述，本实施例以CPO200封装于CPA基板100的正面，ASIC芯片300封装于CPA基板100的反面为例进行描述，这并不是限制CPO200或ASIC芯片300封装于CPA基板100的具体位置，本实施例的技术方案同样适用于CPO200封装于CPA基板100的反面，ASIC芯片300封装于CPA基板100的正面的情况。
参考图3和图4，CPO200通过CPO连接器210封装于CPA基板100，CPO连接器210的一侧封装有CPO200，CPO连接器210的另一侧与CPA基板100的第一通孔110相连接，可以理解的是，CPO200通过与CPO连接器210之间的可拆卸连接，方便损耗率比较高的CPO200的更换以及维修。当然，若出于实际需求，还可以如图5所示，CPO200直接焊接于CPA基板100，这并不会对CPO200与CPA基板100的连接方式造成限定。
值得注意的是，参考图3，CPO连接器210通常尺寸较大，因此，可以在CPO连接器210接口数量和布局空间允许的情况下封装多个CPO200，以实现CPO连接器210接口的最大化利用，例如如图3所示，在CPO连接器210以田字形布局4个CPO200，使得CPO200的容量密度更加紧凑，本领域技术人员有动机根据实际需求调整CPO200的具体数量和布局方式，在此不多作限定。
值得注意的是，CPO200的数量和连接位置，取决于与ASIC芯片300的SerDes信号传输路径，例如，在本实施例中，ASIC芯片300的SerDes被设计在芯片的中部，因此，为了实现CPO200与ASIC芯片300之间传输路径的最小化，需要将CPO200与ASIC芯片300的中部对齐，从而以第一通孔110实现SerDes的传输。当然，如图3所示，在CPO200的在这种情况下，可以将尺寸较大的CPO连接器210覆盖在CPA基板100，并且位于ASIC芯片300的对侧，再通过调整CPO200在CPA连接器210中的位置，实现CPO200与ASIC芯片300通过第一通孔110连接，采用全覆盖对齐的方式能够使得CPO200与ASIC芯片300之间布局更多的对齐点，ASIC芯片300可以设计SerDes的区域更大，能够提高ASIC芯片300的设计灵活性。
值得注意的是，当ASIC芯片300的SerDes被设计在芯片的周围，也可以采用图6所示的方式布局CPO200，使得CPO200与ASIC芯片300的边缘区域对齐，能够实现CPO200与ASIC芯片300通过第一通孔110连接即可。当然，在采用CPO200与ASIC芯片300进行四周对齐的情况下，CPO200并非并列设置，因此也可以省去CPO连接器210，直接将CPO200焊接到CPA基板100中，在这种情况下，CPO200的尺寸不会受到CPO连接器210的限制，可以在CPA基板100尺寸允许的情况下，适当增加CPO200的设计尺寸，有利于提高CPO200的设计灵活性，降低CPO200的设计难度。
另外，参考图3和图4，为了实现CPO以及ASIC芯片的散热，本实施例的芯片封装结构还设置有第一散热器410和第二散热器420，第一散热器410设置于CPO200的上侧，第二散热器420设置于ASIC芯片300的下侧。
需要说明的是，第一散热器410和第二散热器420可以是液冷散热器或者是风冷散热器；液冷散热器体积小，安装较方便，而风冷散热器体积大，需要考虑风道设计，相较于液冷散热器，安装较麻烦，可以理解的是，本领域技术人员可以根据实际散热空间大小选用第一散热器410或第二散热器的具体类型，还可以是沉浸式冷却，在此不多做限定。
值得注意的是，第一散热器410或第二散热器420的数量可以是任意，例如参考图4，4个CPO200通过一个第一散热器410实现散热，ASIC芯片300通过一个第二散热器420实现散热，本领域技术人员有动机根据实际需求选用第一散热器410或第二散热器420的具体数量，在此不多做限定。
另外，参考图3和图4，本实施例的芯片封装结构还设置有线卡主板500，线卡主板500通过至少两个线卡连接器510与CPA基板100相连接，从而实现对ASIC芯片300的电源、时钟的供给以及控制信号的连接。
参考图3和图4，CPA基板100的反面通过线卡连接器510与线卡主板500之间形成第一空间，第一空间能够为ASIC芯片300以及第二散热器420提供设置空间，值得注意的是，本实施例并不对线卡连接器510的具体高度做限制，本领域技术人员有动机根据散热器的体积调整线卡连接器510的具体高度，例如，参考图3和图4，如果考虑采用风冷散热器对ASIC芯片300进行散热，则需要考虑风道设计，选用高度较大的线卡连接器510进行适配，而本实施例使用液冷散热方式实现ASIC芯片300的散热，不需要考虑风道设计，可以适当降低线卡连接器510的高度，在此不多做限定。
实施例二：
为了方便本实施例的描述，本实施例以CPO200封装于CPA基板100的反面，ASIC芯片300封装于CPA基板100的正面为例进行描述，这并不是限制CPO200或ASIC芯片300封装于CPA基板100的具体位置，本实施例的技术方案同样适用于CPO200封装于CPA基板100的正面，ASIC芯片300封装于CPA基板100的反面的情况。
本实施例的芯片封装结构与实施例一相类似，主要具有以下区别：
参考图6，在本实施例中，ASIC芯片300的SerDes被设计在芯片的周围，为了实现CPO200与ASIC芯片300之间传输路径的最小化，将CPO200与ASIC芯片300的边缘区域对齐，使得CPO200与ASIC芯片300通过第一通孔110连接。
值得注意的是，当ASIC芯片300的SerDes设计在芯片的中部，也可以采用图4所示的方式布局CPO200，使得CPO200与ASIC芯片300的中部对齐，能够实现CPO200与ASIC芯片300通过第一通孔110连接即可。
值得注意的是，参考图5，本实施例中的CPO200直接焊接于CPA基板100，可以理解的是，焊接的方式相较于图4所示的采用CPO连接器210实现CPO200与CPA基板100的封装的方式，能够减少插损以及降低成本，这并不会对CPO200与CPA基板100的连接方式造成限定，还可以如图3所示，CPO200通过CPO连接器210封装于CPA基板100，本领域技术人员可以根据实际情况进行选用。
值得注意的是，本实施例并不对CPO200的具体数量以及具体尺寸做限制，例如参考图6，本实施例在CPA基板100的四周均匀布局8个CPO200，以实现与ASIC芯片300的边缘区域对齐，本领域技术人员有动机根据实际需求调整CPO200的具体数量和布局方式，在此不多作限定。
参考图5，在本实施例中，CPO200包括EIC220、PIC230、尾纤240和光纤连接器250，EIC220与ASIC芯片300电连接，PIC230耦合有尾纤240，尾纤240远离所述PIC230的一端连接光纤连接器250。
值得注意的是，本实施例并不对EIC220与ASIC芯片300的连接方式，以及PIC230封装于CPO200的具体方式做限定，可以是如图5所示，EIC220通过EIC焊球221焊接于CPO基板260，CPO基板260通过CPO焊球261焊接于CPA基板100，由于ASIC芯片300通过ASIC芯片焊球310封装于CPA基板100，EIC焊球221通过CPO基板260中的第二通孔262以及CPA基板100中的第一通孔110，与ASIC芯片焊球310相互对齐并实现电连接，从而实现EIC220与ASIC芯片300的连接；PIC230通过PIC焊球231封装于CPO基板260，相互进行连接的具体焊球可以根据实际需求选取，本实施例仅描述芯片两两之间的连接关系，具体的焊球选取不在本实施例的讨论范围内，后续不重复赘述。
值得注意的是，由于本实施例的CPO200封装于CPA基板100的反面，4个线卡连接器510间隔设置于线卡主板500的四周，每两个线卡连接器510之间形成通道，方便CPO200尾纤240的扇出。
值得注意的是，本实施例并不对线卡连接器510的具体数量做限制，本领域技术人员有动机根据实际需求进行调整。
除了上述区别以外，本实施例的芯片封装结构的其他部分可以参考实施例一的描述，为了叙述简便在此不重复赘述。
另外，本发明还提供了一种光电设备(图中未示出)，包括如上实施例任一所述的芯片封装结构。
需要说明的是，本实施例的光电设备可以是交换机、路由器、人工智能(Artificial Intelligence，AI)设备、计算快速链路(Compute EXpress Link，CXL)产品等，涉及光电转换并且利用SerDes技术实现高速传输的设备即可。
需要说明的是，将上述实施例一至实施例二中任意一种芯片封装结构应用至光电设备之后，由于ASIC芯片300与CPO200分别设置于CPA基板100相互对立的两侧，从而使得ASIC芯片300能够直接通过CPA基板100的第一通孔110与CPO200电连接，有效减少ASIC芯片300与CPO200之间的传输链路的长度，提升CPA的电信号传输性能，从而使得光电设备的计算速度或者交换速度有了显著的提升。
以上是对本发明的较佳实施进行了具体说明，但本发明并不局限于上述实施方式，熟悉本领域的技术人员在不违背本发明精神的前提下还可作出种种的等同变形或替换，这些等同的变形或替换均包含在本发明权利要求所限定的范围内。

Claims (10)

1.一种芯片封装结构，其特征在于，包括：
共装组件CPA基板，所述CPA基板设置有第一通孔；
光电共装光模块CPO，所述CPO封装于所述CPA基板的第一表面；
专用集成电路ASIC芯片，所述ASIC芯片封装于所述CPA基板的第二表面，其中，所述第一表面位于所述第二表面的对侧，所述ASIC芯片通过所述第一通孔与所述CPO电连接。
2.根据权利要求1所述的芯片封装结构，其特征在于，还包括：
CPO连接器，所述CPO连接器的一侧封装有所述CPO，所述CPO连接器的另一侧与所述第一通孔相连接。
3.根据权利要求2所述的芯片封装结构，其特征在于：
所述CPO连接器封装有至少两个所述CPO。
4.根据权利要求1所述的芯片封装结构，其特征在于，还包括：
第一散热器，所述第一散热器设置于所述CPO远离所述CPA基板的一侧。
5.根据权利要求4所述的芯片封装结构，其特征在于，还包括：
第二散热器，所述第二散热器设置于所述ASIC芯片远离所述CPA基板的一侧。
6.根据权利要求5所述的芯片封装结构，其特征在于：
所述第一散热器和所述第二散热器为风冷散热器或液冷散热器。
7.根据权利要求1所述的芯片封装结构，其特征在于，还包括：
线卡主板，所述线卡主板通过至少两个线卡连接器与所述CPA基板相连接。
8.根据权利要求1所述的芯片封装结构，其特征在于，所述CPO包括电芯片EIC，所述EIC与所述ASIC芯片电连接。
9.根据权利要求1所述的芯片封装结构，其特征在于，所述CPO包括光芯片PIC，所述PIC耦合有尾纤，所述尾纤远离所述PIC的一端连接有光纤连接器。
10.一种光电设备，其特征在于，包括如权利要求1至9任意一项所述的芯片封装结构。
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