CN116266573A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，包括：多个第一导线，其在与第二方向、第三方向和第四方向不同的第一方向上延伸，其中，第一方向垂直于第四方向；多个第二导线，其在所述第四方向上延伸以与多个第一导线交叉来形成交叉区域，以及多个第二导线与多个第一导线间隔开；以及多个存储单元，其相对于第一导线和第二导线设置以便分别与第一导线和第二导线的交叉区域重叠，并沿与第一方向、第二方向和第三方向平行的线布置，多个存储单元分别定位于假想等边三角形的顶点处，假想等边三角形具有与第一方向、第二方向和第三方向平行的三个边，其中，每个第一导线与被布置在第一方向上的多个存储单元重叠，而每个第二导线与在第四方向上彼此错开的多个存储单元重叠。

Description

半导体装置
相关申请的交叉引用
本申请要求2021年12月17日提交的申请号为10-2021-0181364的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
该专利文件涉及存储电路或存储装置。
背景技术
近年来，随着电子设备向小型化、低功耗、高性能、多功能等方向发展，在本领域中已需要能够在各种电子设备(诸如计算机、便携式通信设备等)中储存信息的半导体装置，并且已经对半导体装置进行了研究。这样的半导体装置包括能够利用它们根据所施加的电压或电流而在不同的电阻状态之间切换的特性来储存数据的半导体装置，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。
发明内容
该专利文件中公开的技术包括具有优异操作特性和防止工艺缺陷的半导体装置的各种实施例。
在一个实施例中，一种半导体装置包括：多个第一导线，该多个第一导线在与第二方向、第三方向和第四方向不同的第一方向上延伸，其中，第一方向垂直于第四方向；多个第二导线，该多个第二导线在所述第四方向上延伸以与多个第一导线交叉来形成交叉区域，以及多个第二导线与多个第一导线间隔开；以及多个存储单元，该多个存储单元相对于第一导线和第二导线设置以分别与第一导线和第二导线的交叉区域重叠，并且沿与第一方向、第二方向和第三方向平行的线布置，该多个存储单元分别位于假想等边三角形的顶点处，该假想等边三角形具有与第一方向、第二方向和第三方向平行的三个边，其中，每个第一导线与被布置在第一方向上的多个存储单元重叠，以及每个第二导线与在第四方向上彼此错开的多个存储单元重叠。
在另一实施例中，一种半导体装置包括：多个第一导线；多个第二导线，该多个第二导线与多个第一导线交叉以形成交叉区域，以及多个第二导线与多个第一导线间隔开；以及多个存储单元，该多个存储单元被设置为与交叉区域重叠并且沿与第一方向、第二方向和第三方向平行的线布置，该存储单元分别定位于假想等边三角形的顶点处，该假想等边三角形具有与第一方向、第二方向和第三方向平行的三个边，其中，每个第一导线在与第一方向垂直的第四方向上延伸并且与被布置在第四方向上的存储单元重叠，以及每个第二导线在与第二方向垂直的第五方向上延伸并且与被布置在第五方向上的存储单元重叠。
附图说明
图1A是示出比较示例的半导体存储器的平面图。
图1B是沿图1A的线A1-A1′截取的截面图。
图1C是沿图1A的线B1-B1′截取的截面图。
图1D是示出另一比较示例的半导体存储器的平面图。
图2A是示出根据所公开技术的实施例的半导体存储器的平面图。
图2B是沿图2A的线A2-A2′截取的截面图。
图2C是沿图2A的线B2-B2′截取的截面图。
图2D是示出图2A至图2C的存储单元的一部分的视图。
图3是示出根据所公开技术的另一实施例的半导体存储器的平面图。
图4A是示出根据所公开技术的另一实施例的半导体存储器的平面图。
图4B是沿图4A的线A4-A4′截取的截面图。
具体实施方式
将参考附图详细描述所公开技术的各种实施例。
附图不一定按比例绘制。在一些情况下，附图中至少一些结构的比例可能已经被夸大，以清楚地图示所描述的实施例的某些特征。在附图或描述中呈现具有多层结构中的两个或更多个层的特定示例时，如图所示的布置这些层的顺序或这些层的相对定位关系反映了所描述或所图示的示例的特定实施方式，以及不同的相对定位关系或布置这些层的顺序是可能的。
图1A是示出比较示例的半导体存储器的平面图，图1B是沿图1A的线A1-A1′截取的截面图，并且图1C是沿图1A的线B1-B1′截取的截面图。图1D是示出另一比较示例的半导体存储器的平面图。
首先，参考图1A至图1C，比较示例的半导体存储器可以包括：衬底100；多个第一导线110，该多个第一导线形成在衬底100之上且在第一方向上延伸；多个第二导线130，该多个第二导线130形成在第一导线110之上以与第一导线110间隔开，并且在与第一方向基本垂直的第二方向上延伸；以及多个存储单元120，该多个存储单元120在第一导线110与第二导线130之间分别与第一导线110和第二导线130的交叉区域重叠。
存储单元120可以具有柱状形状并且可以起到储存数据的功能。在示例中，存储单元120可以包括可变电阻元件，该可变电阻元件通过根据经由其下端部和上端部施加的电压或电流而在不同的电阻状态之间切换来储存不同的数据。在示例中，存储单元120可以包括多层结构，该多层结构包括下电极层121、选择元件层123、中间电极层125、可变电阻层127和上电极层129。
在这种存储装置中，被布置在第一方向或第二方向上的存储单元120的间距P1可以小于被布置在与第一方向或第二方向成对角的方向(例如，在B1-B1′线的方向)上的存储单元120的间距P1′。作为参考，间距是指：当多个部件被布置在一个方向上时，从一个部件的一个端部到另一个相邻部件的一个端部的距离，并且它可以对应于一个部件的宽度与一个部件和另一个相邻部件之间的距离的总和。由于存储单元120的宽度无论方向如何都基本恒定，因此在第一方向或第二方向上相邻的存储单元120之间的距离可以小于在对角方向上相邻的存储单元120之间的距离。
为了形成柱状存储单元120，可能需要通过对材料层进行选择性地刻蚀来沉积构成存储单元120的材料层。当存储单元120具有多层结构(在该多层结构中可变电阻层127具有诸如磁隧道结(MTJ)结构的多层结构)时，用于将这种多层结构刻蚀成期望的形状的合适刻蚀工艺的难度可能会增大，并且具有优异的各向异性刻蚀特性的刻蚀工艺(例如，离子束刻蚀工艺)可以被用来实现期望的刻蚀结果。
当图案之间的距离不恒定时，离子束刻蚀工艺受到离子束阴影现象的影响，在该离子束阴影现象中，离子束没有到达图案之间的距离相对较窄的区域。由于这种离子束阴影现象，图案之间的距离相对较宽的区域可以被充分刻蚀，而图案之间的距离相对较窄的区域可能会被较少刻蚀。由于使用相同离子束刻蚀工艺的相邻图案之间的间隔而导致的材料去除量的这种差异是不期望的，因为可能难以分开图案。在图1A的比较示例的存储装置中，在对角方向上相邻的、具有相对较宽距离的存储单元120可能由于充分的刻蚀而被充分地分开，而在第一方向或第二方向上相邻的、具有相对较窄距离的存储单元120可能由于较少刻蚀而不能彼此分开。
图1D的比较示例被设计成以不同方式形成存储单元150，使得在不同方向上的相邻单元之间具有均匀的距离，即，存储单元150具有均匀的间距，使得可以降低在图1A的示例中使用离子束刻蚀工艺的不期望的刻蚀。
参考图1D，另一比较示例的半导体存储器可以包括：多个第一导线140，该多个第一导线在第一方向上延伸；多个第二导线160，该多个第二导线被形成在第一导线140之上以与第一导线140间隔开，并且在形成相对于第一方向成60度或基本上约60度的角度的第三方向以及不同的方向上延伸；以及多个存储单元150，该多个存储单元在第一导线140与第二导线160之间分别与第一导线140和第二导线160的交叉区域重叠。第一导线140的线间隔和线宽、第二导线160的线间隔和线宽被设计为：将相邻的存储单元150之间的间隔在不同的方向上以均匀的单元间隔放置，使得一个第一导线140中的一个存储单元150和相邻的第一导线140中的两个最接近的相邻存储单元150形成等边三角形的顶点，并且类似地，一个第二导线160中的一个存储单元150和相邻的第二导线160中的两个最接近的相邻存储单元150形成尺寸相同或尺寸几乎相同的另一个等边三角形的顶点。
上述相等单元间隔几何结构由图1D中的假想虚线以及由相邻的存储单元150形成的多个等边三角形示出。该等边三角形被布置成使得六个等边三角形形成一个等边六边形，多个存储单元150可以被布置成分别与等边三角形的顶点重叠。因此，多个存储单元150可以沿着与等边三角形的三个边平行的第一方向、第二方向和第三方向分别被布置成一条线。第二方向可以相对于第一方向和第三方向中的每一个形成基本上60度的角度。被布置在第一方向上的多个存储单元150可以与第一导线140重叠，并且被布置在第三方向上的多个存储单元150可以与第二导线160重叠。
在图1D的比较示例中，存储单元150在第一方向、第二方向和第三方向上的间距P1″(即，两个相邻单元之间的间隔)可以是基本相同的或恒定的。因此，可以解决由于在离子束刻蚀中相邻单元之间的不等间隔而引起的上述图1A中的比较示例的问题。
假设在图1A和图1D中的两个示例中具有相同的导线结构，相对于图1A的比较示例中的线间距P11和P12，在图1D的比较示例中的第一导线140的线间距P11″和第二导线160的线间距P12″可能减小。因此，在图1D的比较示例中的第一导线140和第二导线160中的每一个的宽度可以减小，以实现与图1A的比较示例中相同或相似的线间隔。当在图1D的比较示例中的第一导线140和第二导线160的宽度减小时，具有减小的线宽的第一导线140和第二导线160的电阻可能会增大，因此半导体存储器的操作特性会被劣化。这将通过以下示例进行更详细的描述。
可以假设：图1A的比较示例中的存储单元120在第一方向或第二方向上的间距P1和在图1D的比较示例中的存储单元150在第一方向、第二方向、或第三方向上的间距P1″具有相同的值，例如，2F。在这种情况下，在图1A的比较示例中，第一导线110的间距P11可以具有与存储单元120的间距P1相同的值，即，2F。另一方面，在图1D的比较示例中，第一导线140的间距P11′可以具有2F*√3/2的值，即，约1.732F。即，在图1D的比较示例中，第一导线140的间距P1″可以小于存储单元150的间距P1″。第一导线140的间距P11′的减小可能意味着第一导线140的宽度减小以及其电阻增大。类似地，在图1A的比较示例中，第二导线130的间距P12可以具有与存储单元120的间距P1相同的值，即，2F。另一方面，在图1D的比较示例中，第二导线160的间距P12′可以具有2F*√3/2的值，即，约1.732F。即，在图1D的比较示例中，第二导线160的间距P12′可以小于存储单元150的间距P1″。第二导线160的间距P12′的减小可能意味着第二导线160的宽度减小以及其电阻增大。
认识到参考图1A和图1D讨论的问题，所公开的技术包括能够解决图1A的比较示例的问题和图1D的比较示例的问题的半导体存储器的各种实施方式。所公开技术的实施方式可以用于构建半导体存储器，该半导体存储器能够防止和/或最小化导线间距的减小以及导线宽度的减小/导线电阻的增大，同时使存储单元在不同方向上的间距保持不变，以在制造过程中实现相对均匀的刻蚀。
图2A是示出根据所公开技术的实施例的半导体存储器的平面图，图2B是沿图2A的线A2-A2′截取的截面图，并且图2C是沿图2A的线B2-B2′截取的截面图。
参考图2A至图2C，根据所公开技术的实施例的半导体存储器可以包括：衬底200；多个第一导线210，该多个第一导线形成在衬底200之上并且在第一方向上延伸；多个第二导线230，该多个第二导线形成在第一导线210之上以与第一导线210间隔开，并且在与第一方向基本垂直的第四方向上延伸；以及多个存储单元220，该多个存储单元在第一导线210与第二导线230之间分别与第一导线210和第二导线230的交叉区域重叠。
衬底200可以包括诸如硅的半导体材料。可以在衬底200中形成所需的下结构(未示出)(例如，驱动电路)，其电连接到第一导线210和/或第二导线230并驱动它们。
存储单元220可以具有柱状形状并且可以起到储存数据的功能。在本实施例中，已经描述了存储单元220在平面图中具有圆形形状的情况，但是其他实施方式也是可能的。在平面图中，存储单元220可以具有各种形状，诸如矩形、椭圆形、或其他。
在示例中，存储单元220可以包括可变电阻元件，该可变电阻元件根据经由连接到第一导线210的下端部和连接到第二导线230的上端部施加的电压或电流而在不同电阻状态之间切换，用以储存不同的数据。在示例中，存储单元220可以包括多层结构，该多层结构包括下电极层221、选择元件层223、中间电极层225、可变电阻层227、以及上电极层229。
下电极层221和上电极层229可以位于存储单元220的两个端部处，例如分别位于存储单元220的下端部和上端部处，以传输用于操作存储单元220所需的电压或电流。中间电极层225可以介于选择元件层223与可变电阻层227之间，以将它们物理地分开并电连接它们。下电极层221、中间电极层225或上电极层229可以包括各种导电材料，例如，诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)、钽(Ta)以及钛(Ti)的金属；诸如钛氮化物(TiN)和钽氮化物(TaN)的金属氮化物；或它们的组合。可替代性地，例如，下电极层221、中间电极层225和上电极层229中的至少一个可以包括碳电极。
选择元件层223可以起到减小和/或抑制共享第一导线210或第二导线230的存储单元MC之间的泄漏电流的功能。在一些实施方式中，选择元件层223可以具有阈值开关特性，例如，用于在所施加电压的幅度小于预定阈值时阻止或基本上限制电流的特性以及在所施加电压的幅度高于阈值时允许电流突然增大的特性。该阈值可以称为阈值电压，并且选择元件层223可以基于该阈值电压而被实施为导通状态或关断状态。选择元件层223可以包括：二极管；诸如硫族化物基材料的双向阈值开关(OTS)材料；诸如含金属硫族化物基材料的混合离子电子导电(MIEC)材料；诸如NbO2和VO2的金属绝缘体转变(MIT)材料；诸如SiO2、Al2O3的具有相对较宽的带隙的隧穿绝缘层；或其他。
可变电阻层227可以是存储单元220中储存数据的部分。在一些实施方式中，可变电阻层227可以具有根据所施加的电压而在不同电阻状态之间切换的可变电阻特性。可变电阻层227可以具有单层结构或多层结构，所述单层结构或多层结构包括至少一种材料，所述材料用于RRAM、PRAM、MRAM、FRAM或其他。例如，可变电阻层227可以包括：诸如钙钛矿基氧化物以及过渡金属氧化物的金属氧化物、诸如硫属化物基材料的相变材料、铁磁材料、铁电材料、或其他。
图2D是示出图2A至图2C的存储单元的一部分的视图，该部分包括可变电阻层227、上电极层229和中间电极层225。
参考图2D，可变电阻层227可以包括固定层227A、自由层227C以及在固定层227A与自由层227C之间的隧道阻挡层227B。
固定层227A可以具有固定的磁化方向。例如，如固定层227A中的箭头所示，固定层227A可以具有从顶部至底部的与固定层227A的表面垂直的磁化方向。然而，所公开的技术不限于此，并且在另一实施例中，固定层227A可以具有从底部至顶部的磁化方向。可替代性地，在另一实施例中，固定层227A可以具有与固定层227A的表面平行的磁化方向。即，固定层227A可以具有从右至左的磁化方向和从左至右的磁化方向之一。自由层227C可以具有能够改变的磁化方向。例如，如自由层227C中的箭头所示，自由层227C可以具有从顶部至底部或从底部至顶部的与自由层227C的表面垂直的磁化方向。然而，当固定层227A具有与固定层227A的表面平行的磁化方向时，自由层227C也可以具有与自由层227C的表面平行的磁化方向，即，从右至左的磁化方向或从左至右的磁化方向。固定层227A和自由层227C可以具有单层结构或多层结构，其包括各种铁磁材料，例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金、或其他。隧道阻挡层227B可以介于固定层227A与自由层227C之间，并且如果需要，例如在改变存储单元220的电阻状态的编程操作期间，则可以通过允许电子隧穿来使自由层227C的磁化方向能够改变。隧道阻挡层227B可以具有单层结构或多层结构，其包括氧化物，诸如MgO、CaO、SrO、TiO、VO和NbO。在本实施例中，尽管图示了固定层227A定位于隧道阻挡层227B下方并且自由层227C定位于隧道阻挡层227B之上的情况，但所公开的技术不限于此。在另一实施例中，可以改变固定层227A和自由层227C的位置。例如，固定层227A可以定位于隧道阻挡层227B之上，而自由层227C可以定位于隧道阻挡层227B下方。
在可变电阻层227中，自由层227C的磁化方向可以通过穿过可变电阻层227的程序电流来改变。因此，自由层227C的磁化方向和固定层227A的磁化方向可以平行或反向平行。当自由层227C的磁化方向和固定层227A的磁化方向平行时，存储单元220可以具有低电阻状态。相反，当自由层227C的磁化方向和固定层227A的磁化方向反向平行时，存储单元220可以具有高电阻状态。
在图2A至图2C的示例中，尽管如上所述存储单元220包括下电极层221、选择元件层223、中间电极层225、可变电阻层227和上电极层229，但存储单元220的层结构不限于实施方式中所描述的示例，并且存储单元220的层结构的其他实施方式是可能的。例如，在具有用于数据储存的可变电阻层227的存储单元220的某个实施方式中，可以改变存储单元220的层的堆叠顺序，或者可以省略至少一个堆叠层。作为示例，可以省略下电极层221、中间电极层225和上电极层229中的一个或更多个，或者可以将选择元件层223和可变电阻层227的位置彼此颠倒。可替代性地，可以将一个或更多个层(未示出)添加至存储单元220，用于存储单元220的工艺改进或性能改进。
假设在平面图中存在形成多个等边三角形的假想线(参见图2A中的虚线)并且该等边三角形被布置为使得六个等边三角形形成一个等边六边形，则多个存储单元220可以被布置成分别与等边三角形的顶点重叠。因此，多个存储单元220可以沿着与等边三角形的三个边平行的第一方向、第二方向和第三方向被布置成一条线。第二方向可以相对于第一方向形成大致60度的角度，并且第三方向可以相对于第二方向形成大致60度的角度。结果，存储单元220在第一方向、第二方向和第三方向上的间距P2可以具有恒定值。
第一导线210可以被设置在衬底200与存储单元220之间，以连接到存储单元220的下端部。第一导线210可以具有单层结构或多层结构，其包括各种导电材料，例如，诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)、和钽(Ta)的金属；诸如钛氮化物(TiN)和钽氮化物(TaN)的金属氮化物；或它们的组合。第一导线210可以通过在第一方向上延伸而与被布置在第一方向上的多个存储单元220重叠。多个第一导线210可以被布置为在与第一导线210的宽度方向相对应的第四方向上彼此间隔开。在第四方向上，第一导线210的中心和存储单元220的中心可以被布置为基本上重叠。第一导线210和存储单元220在第四方向上的这种重叠可以被称为间距上形状(on-pitch shape)。在这种情况下，第一导线210的间距P21可以小于存储单元220的间距P2。作为示例，当存储单元220的间距P2为2F时，第一导线210的间距P21可能具有2F*√3/2的值，即，约1.732F。
第一导线210之间的空间可以填充有第一层间绝缘层ILD1，并且存储单元220之间的空间可以填充有第二层间绝缘层ILD2。第一层间绝缘层ILD1和第二层间绝缘层ILD2可以包括各种绝缘材料，例如硅氧化物、硅氮化物、或它们的组合。
第二导线230可以被设置在存储单元220和第二层间绝缘层ILD2之上，以被连接至存储单元220的上端部。第二导线230可以具有单层结构或多层结构，其包括各种导电材料，例如，诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)、和钽(Ta)的金属；诸如钛氮化物(TiN)和钽氮化物(TaN)的金属氮化物；或它们的组合。第二导线230可以在第四方向上延伸以与被布置在第四方向上的多个存储单元220重叠，并且可以被布置成在第一方向上彼此间隔开。在这种情况下，被布置在第四方向上的多个存储单元220可以以之字形方式(zigzag manner)布置，而不被定位在沿第四方向延伸的直线上。这是因为：如上所述，多个存储单元220沿第一方向、第二方向和第三方向被布置成一条线。因此，第二导线230可以仅部分地与被布置在第四方向上的多个存储单元220中的每一个重叠。这将在下面更详细地描述。
当在第一方向上被布置成一条线的多个存储单元220被称为一列存储单元220时，多个列的存储单元220可以被布置在第四方向上。存储单元220的多个列可以包括一个或更多个偶数列和一个或更多个奇数列。在图2A的平面图中，从顶部开始的存储单元220的第一列和第三列可以对应于奇数列，并且从顶部开始的存储单元220的第二列可以对应于偶数列。第一列和第三列可以从顶部与第一个第一导线210和第三个第一导线210重叠，并且第二列可以从顶部与第二个第一导线210重叠。在这种情况下，第二导线230之一可以与偶数列中的存储单元220的第一部分(例如，右侧部分)重叠，并且可以与奇数列中的存储单元220的第二部分(例如，左侧部分)重叠。因此，当奇数列和偶数列的两个存储单元与第二导线230重叠时，奇数列的存储单元的左侧部分与第二导线230重叠，而偶数列的存储单元的右侧部分与第二导线230重叠。这些右侧部分和左侧部分可以被布置为彼此面对。因此，在平面图中，存储单元的不与第二导线230重叠的部分可以位于第二导线230的外部。例如，偶数列中的存储单元220的第二部分(例如，左侧部分)可以从第二导线230突出而不与第二导线230重叠。此外，在平面图中，奇数列中的存储单元220的第一部分(例如，右侧部分)可以从第二导线230突出而不与第二导线230重叠。作为示例，第二导线230可以与偶数列中的存储单元220的右半部分和奇数列中的存储单元220的左半部分重叠并连接。然而，除了本专利文件中所揭示的具体示例之外，其他实施方式也是可能的。例如，在一些实施方式中，第二导线230与被布置在第四方向上的存储单元220部分地重叠，并且第二导线230和存储单元220的重叠区域可以被各种修改。
根据本实施例，第二导线230的间距P22可以与存储单元220的间距P2基本上相同。当存储单元220的间距P2为2F时，第二导线230的间距P22也可以具有2F的值。第二导线230的中心和存储单元220的中心可以基于第一方向而彼此错位，例如，处于偏离间距(off-pitch shape)的形状。
下面描述本实施方式的用于制造半导体存储器的方法的示例。
首先，可以通过在衬底200之上沉积导电材料并且对导电材料进行选择性地刻蚀来形成第一导线210。第一导线210之间的空间可以填充有绝缘材料，以形成第一层间绝缘层ILD1。
其次，可以在第一导线210和第一层间绝缘层ILD1之上沉积用于形成存储单元220的材料层，以及然后可以对材料层进行选择性地刻蚀以形成存储单元220。例如，可以通过离子束刻蚀方法来执行材料层的选择性刻蚀。存储单元220之间的空间可以填充有绝缘材料以形成第二层间绝缘层ILD2。
其次，可以通过在存储单元220和第二层间绝缘层ILD2之上沉积导电材料并且对导电材料进行选择性地刻蚀来形成第二导线230。
根据上述的半导体存储器，可以在存储单元220的间距P2恒定的情况下防止第二导线230的间距P22减小。因此，可以消除刻蚀工艺中的缺陷并改善操作特性。
在上述实施例中，已经描述了第一导线210位于存储单元220下方并且第二导线230位于存储单元220上方的情况，但是第一导线210和第二导线230的上位置和下位置可以被改变。例如，在第四方向上延伸并与存储单元220部分地重叠的第二导线230可以定位于存储单元220下方，而在第一方向上延伸的第一导线可以定位于存储单元220之上。
在上述实施例中，第四方向与第一方向基本上垂直，但其他实施方式也是可能的。第四方向可以垂直于第二方向或第三方向。在这种情况下，第二导线230可以沿着第四方向延伸并且与沿着第四方向布置的存储单元220部分地重叠。
在上述实施例中，已经描述了第一导线210在第一方向上延伸并且与在第一方向上布置的存储单元220重叠的情况，但其他实施方式也是可能的。在另一实施例中，第一导线210可以在第二方向或第三方向上延伸。这将参考图3示例性地描述。
图3是示出根据所公开技术的另一实施例的半导体存储器的平面图。将主要描述与上述实施例的不同之处。
参考图3，根据本实施例的半导体存储器可以包括：多个第一导线310，该多个第一导线在第三方向上延伸；多个第二导线330，该多个第二导线被形成为与第一导线310间隔开并且在第四方向上延伸；以及多个存储单元320，该多个存储单元在第一导线310与第二导线330之间与第一导线310和第二导线330的交叉区域重叠。
假设在平面图中存在形成多个等边三角形的假想线(参见图3的虚线)并且等边三角形被布置为使得六个等边三角形形成一个等边六边形，则多个存储单元320可以被布置成分别与等边三角形的顶点重叠。因此，多个存储单元320可以沿着与等边三角形的三个边平行的第一方向、第二方向和第三方向分别被布置成一条线。第二方向可以相对于第一方向形成大致60度的角度，并且第三方向可以相对于第二方向形成大致60度的角度。结果，存储单元320在第一方向、第二方向和第三方向上的间距P3可以具有恒定值。第四方向可以基本上垂直于第一方向。
第一导线310可以被设置为被连接至存储单元320的下端部和上端部之一。第一导线310可以在第三方向上延伸以与被布置在第三方向上的多个存储单元320重叠。多个第一导线310可以被布置成在与第一导线310的宽度方向相对应的垂直于第三方向的方向上彼此间隔开。在第一导线310的宽度方向上，第一导线310的中心和存储单元320的中心可以被布置为基本上重叠，即，处于间距上的形状(on-pitch shape)。在这种情况下，第一导线310的间距P31可以小于存储单元320的间距P3。作为示例，当存储单元320的间距P3为2F时，第一导线310的间距P31可以具有2F*√3/2的值，即，约1.732F。
第二导线330可以被设置成被连接至存储单元320的下端部和上端部中的另一个(其未被连接至第一导线310)。第二导线330可以在第四方向上延伸以与被布置在第四方向上的多个存储单元320重叠，并且可以被布置成在第一方向上彼此间隔开。由于多个存储单元320在第四方向上未被布置成一条线，因此第二导线330可以仅与被布置在第四方向上的多个存储单元320中的每一个部分地重叠。作为示例，第二导线330之一可以与偶数列中的存储单元320的第一部分(例如，右侧部分)重叠，并且可以与奇数列中的存储单元320的第二部分(例如，左侧部分)重叠。
根据本实施例，第二导线330的间距P32可以与存储单元320的间距P3基本上相同。即，当存储单元320的间距P3为2F时，第二导线330的间距P32也可以具有2F的值。第二导线330的中心和存储单元320的中心可以被布置成相对于第一方向彼此错位。两个元件的两个中心(例如，第二导线330的中心和存储单元320的中心)的这种错位的布置可以被称为偏离间距的形状。
与本实施例不同，第一导线310可以在第二方向上延伸，以与被布置在第二方向上的多个存储单元320重叠。在这种情况下，多个第一导线310可以被布置成在与第一导线310的宽度方向相对应的、垂直于第二方向的方向上彼此间隔开，并且第一导线310的中心和存储单元320的中心可以被布置为在第一导线310的宽度方向上基本重叠，即，处于间距上的形状。
在上述实施例中，已经描述了通过将上导线和下导线中的一个布置为偏离间距的形状来防止间距减小，但是所公开的技术不限于此。在另一实施例中，上导线和下导线都可以被布置成偏离间距的形状。这将参考图4A和图4B示例性地描述。
图4A是示出根据所公开技术的另一实施例的半导体存储器的平面图，并且图4B是沿图4A的线A4-A4′截取的截面图。将主要描述与上述实施例的不同之处。
参考图4A至图4B，根据本实施例的半导体存储器可以包括：衬底400；多个第一导线410，该多个第一导线被形成在衬底400之上并且在第五方向上延伸；多个第二导线430，该多个第二导线形成在第一导线410之上以与第一导线410间隔开，并且在第四方向上延伸；以及多个存储单元420，该多个存储单元在第一导线410与第二导线430之间与第一导线410和第二导线430的交叉区域重叠。
存储单元420可以包括：常规存储单元420R，其执行储存数据的功能；和虚设存储单元420D，其不以电气方式执行任何功能。
作为示例，常规存储单元420R可以包括可变电阻元件，该可变电阻元件根据经由连接至第一导线410的下端部和连接至第二导线430的上端部施加的电压或电流而在不同电阻状态之间切换，以储存不同的数据。此外，作为示例，常规存储单元420R可以具有包括下电极层421、选择元件层423、中间电极层425、可变电阻层427、以及上电极层429的多层结构。虚设存储单元420D可以与第一导线410和第二导线430中的至少一个断开连接，以防止执行电功能。为此，虚设存储单元420D可以具有与从常规存储单元420R省略下电极层421和上电极层429中的至少一个的结构相同的结构。作为示例，如图所示，虚设存储单元420D可以具有从常规存储单元420R省略上电极层429的结构，以及因此可以具有下电极层421、选择元件层423、中间电极层425、以及可变电阻层427。在这种情况下，由于虚设存储单元420D的上端部被第二层间绝缘层ILD2覆盖，因此虚设存储单元420D和第二导线430可以电绝缘。然而，所公开的技术不限于此，并且在另一实施例中，虚设存储单元420D可以具有从常规存储单元420R省略下电极层421的结构，或者具有从常规存储单元420R省略下电极层421和上电极层429的结构。当虚设存储单元420D具有从常规存储单元420R省略下电极层421的结构时，虚设存储单元420D可以与第一导线410电绝缘。当虚设存储单元420D具有从常规存储单元420R省略下电极层421和上电极层429的结构时，虚设存储单元420D可以与第一导线410和第二导线430电绝缘。
假设在平面图中存在形成多个等边三角形的假想线(参考图4A中的虚线)并且等边三角形被布置为使得六个等边三角形形成一个等边六边形，则多个存储单元420可以被布置成分别与等边三角形的顶点重叠。因此，多个存储单元420可以沿着与等边三角形的三个边平行的第一方向、第二方向和第三方向中的每一个布置。第二方向可以相对于第一方向形成大致60度的角度，并且第三方向可以相对于第二方向形成大致60度的角度。结果，存储单元420在第一方向、第二方向和第三方向上的间距P4可以具有恒定值。第四方向可以基本上垂直于第一方向，并且第五方向可以基本上垂直于第二方向。
第一导线410可以被设置在衬底400与存储单元420之间。第一导线410可以包括各种导电材料，例如，诸如铂(Pt)、钨(W)、铝(Al)铜(Cu)和钽(Ta)的金属；诸如钛氮化物(TiN)和钽氮化物(TaN)的金属氮化物；或它们的组合，并且可以具有单层结构或多层结构。第一导线410可以在第五方向上延伸以与被布置在第五方向上的多个存储单元420重叠，并且可以被布置成在第二方向上(即，在第一导线410的宽度方向上)彼此间隔开。在这种情况下，被布置在第五方向上的多个存储单元420可以不被布置成在沿第五方向延伸的直线上，而可以以之字形方式布置。因此，第一导线410可以仅部分地与被布置在第五方向上的多个存储单元420中的每一个重叠。
更具体地，当在第二方向上被布置成一条线的多个存储单元420被称为一列存储单元420时，可以在第五方向上布置多个列的存储单元420。当存储单元420的多个列包括一个或更多个偶数列和一个或更多个奇数列时，第一导线410之一可以与奇数列中的存储单元420的第一部分(例如，右侧部分)重叠，并且可以与偶数列中的存储单元420的第二部分(例如，左侧部分)重叠。因此，除了奇数列中的存储单元420的第一部分之外的第二部分(例如，左侧部分)可以突出到第一导线410之外而不与第一导线410重叠。此外，除了偶数列中的存储单元420的第二部分之外的第一部分(例如，右侧部分)可以突出到第一导线410之外而不与第一导线410重叠。
根据本实施例，第一导线410的间距P41可以与存储单元420的间距P4基本上相同。即，当存储单元420的间距P4为2F时，第一导线410的间距P41也可以具有2F的值。然而，在第二方向上，第一导线410的中心和存储单元420的中心可以被布置为彼此错位，即，处于偏离间距的形状。
第一导线410之间的空间可以填充有第一层间绝缘层ILD1，并且存储单元420之间的空间可以填充有第二层间绝缘层ILD2。
第二导线430可以被设置在存储单元420和第二层间绝缘层ILD2之上。第二导线430可以包括各种导电材料，例如，诸如铂(Pt)、钨(W)、铝(Al)、铜(Cu)、和钽(Ta)的金属；诸如钛氮化物(TiN)和钽氮化物(TaN)的金属氮化物；或它们的组合，并且可以具有单层结构或多层结构。第二导线430可以在第四方向上延伸以与被布置在第四方向上的多个存储单元420重叠，并且可以被布置成在第一方向上彼此间隔开。在这种情况下，被布置在第四方向上的多个存储单元420可以不被定位成在沿第四方向延伸的直线上，而是可以以之字形方式布置。因此，第二导线430可以仅与被布置在第四方向上的多个存储单元420中的每一个部分地重叠。
更具体地，当在第一方向上被布置成一条线的多个存储单元420被称为一列存储单元420时，可以在第四方向上布置多个列的存储单元420。当存储单元420的多个列包括一个或更多个偶数列和一个或更多个奇数列时，第二导线430之一可以与偶数列中的存储单元420的第一部分(例如，右侧部分)重叠，并且可以与奇数列中的存储单元420的第二部分(例如，左侧部分)重叠。因此，除了偶数列中的存储单元420的第一部分之外的第二部分(例如，左侧部分)可以突出到第二导线430之外而不与第二导线430重叠，并且除了奇数列中的存储单元420的第二部分之外的第一部分(例如，右侧部分)可以突出到第二导线430之外而不与第二导线430重叠。
根据本实施例，第二导线430的间距P42可以与存储单元420的间距P4基本上相同。即，当存储单元420的间距P4为2F时，第二导线430的间距P42也可以具有2F的值。然而，第二导线430的中心和存储单元420的中心可以被布置为在第一方向上彼此错位，即，处于偏离间距的形状。
即，根据本实施例，可以防止第一导线410的间距P41和第二导线430的间距P42的减小。
然而，在这种情况下，由于两个存储单元420定位于第一导线410之一和第二导线430之一的交叉区域处，因此两个存储单元420之一可以用作常规存储单元420R，而两个存储单元420中的另一个可以用作虚设存储单元420D。在这种情况下，由于仅两个存储单元420中的常规存储单元420R操作，因此半导体存储器的操作可以不存在问题。
下面将简要描述本实施例的用于制造半导体存储器的方法。
首先，可以通过在衬底400之上沉积导电材料并且对导电材料进行选择性地刻蚀来形成第一导线410。第一导线410之间的空间可以填充有绝缘材料以形成第一层间绝缘层ILD1。
其次，可以在第一导线410和第一层间绝缘层ILD1之上沉积用于形成存储单元420的材料层，并且可以对材料层进行选择性地刻蚀以形成存储单元420。例如，可以通过离子束刻蚀方法来执行材料层的选择性刻蚀。
其次，在形成填充存储单元420之间的空间的绝缘材料之后，可以通过掩模和刻蚀工艺去除在要形成虚设存储单元420D的区域中的至少一层材料层，例如，用于形成上电极层429的导电层。然后，可以用附加绝缘材料填充从其去除了导电层的空间。绝缘材料和附加绝缘材料可以形成第二层间绝缘层ILD2。
其次，可以通过在存储单元420和第二层间绝缘层ILD2之上沉积导电材料并且对导电材料进行选择性地刻蚀来形成第二导线430。
在上述实施例中，第一导线410定位于存储单元420下方，而第二导线430定位于存储单元420上方。然而，其他实施方式也是可能的，使得第一导线410和第二导线430的上位置和下位置可以被改变。例如，在第四方向上延伸的第二导线430可以定位于存储单元420下方，而在第五方向上延伸的第一导线410可以定位于存储单元420上方。
在上述实施例中，第五方向基本上垂直于第二方向，但其他实施方式也是可能的。例如，第五方向可以基本上垂直于第三方向。在这种情况下，第一导线410可以在第五方向上延伸并且与被布置在第五方向上的存储单元420部分地重叠。
尽管本专利文件在所公开的示例中包含许多细节，但这些不应被解释为对任何发明的范围或可能要求保护的内容的范围的限制，而是对可能特定于特定发明的特定实施例的特征的描述。在单独实施例的上下文中本专利文件中所描述的某些特征也可以在单个实施例中组合实施。相反，在单个实施例的上下文中描述的各种特征也可以在多个实施例中单独地实施或以任何合适的子组合来实施。此外，尽管以上将特征描述为可以以某些组合起作用并且甚至最初如此要求保护，但是在某些情况下可以从组合中删除来自要求保护的组合的一个或更多个特征，并且要求保护的组合可以针对子组合或子组合的变型。
类似地，虽然在附图中以特定顺序描绘了操作，但这不应被理解为：要求这些操作以所示的特定顺序或按连续的顺序执行，或者要求执行所有图示的操作，以获得期望的结果。此外，本专利文献中描述的实施例中各种系统部件的分离不应理解为在所有实施例中都需要这种分离。
仅描述了几个实施例和示例。基于本专利文件中描述和说明的内容可以做出其他实施例、增强和变型。

Claims (18)

1.一种半导体装置，包括：
多个第一导线，所述多个第一导线在第一方向上延伸，所述第一方向不同于第二方向、第三方向和第四方向，其中，所述第一方向垂直于所述第四方向；
多个第二导线，所述多个第二导线在所述第四方向上延伸以与所述多个第一导线交叉来形成交叉区域，以及所述多个第二导线与所述多个第一导线间隔开；以及
多个存储单元，所述多个存储单元相对于所述第一导线和所述第二导线设置，以便分别与所述第一导线和所述第二导线的所述交叉区域重叠，并且沿与所述第一方向、所述第二方向和所述第三方向平行的线布置，所述多个存储单元分别定位于假想等边三角形的顶点处，所述假想等边三角形具有与所述第一方向、所述第二方向和所述第三方向平行的三个边，
其中，每个第一导线与被布置在所述第一方向上的所述多个存储单元重叠，以及
每个第二导线与在所述第四方向上彼此错开的所述多个存储单元重叠。
2.根据权利要求1所述的半导体装置，其中，所述第二导线与被布置在所述第四方向上的每个所述存储单元部分地重叠。
3.根据权利要求1所述的半导体装置，其中，当在所述第一方向上被布置成一条线的所述存储单元是一列存储单元时，多个列的存储单元被布置在所述第四方向上，
所述第二导线与所述多个列的存储单元之中的奇数列的所述存储单元的第一部分以及所述多个列的存储单元之中的偶数列的所述存储单元的第二部分重叠，以及
所述第一部分与所述第二部分彼此面对。
4.根据权利要求1所述的半导体装置，其中，所述第一导线的间距小于所述第二导线的间距。
5.根据权利要求1所述的半导体装置，其中，所述第一导线的间距小于所述存储单元的间距。
6.根据权利要求1所述的半导体装置，其中，所述第二导线的间距与所述存储单元的间距相同。
7.根据权利要求1所述的半导体装置，其中，在所述第一方向上，所述第二导线的中心和所述存储单元的中心错位。
8.根据权利要求1所述的半导体装置，其中，在所述第四方向上，所述第一导线的中心和所述存储单元的中心对准。
9.一种半导体装置，包括：
多个第一导线；
多个第二导线，所述多个第二导线与所述多个第一导线交叉以形成交叉区域，以及所述多个第二导线与所述多个第一导线间隔开；以及
多个存储单元，所述多个存储单元被设置为与所述交叉区域重叠并且沿与第一方向、第二方向和第三方向平行的线布置，所述存储单元分别定位于假想等边三角形的顶点处，所述假想等边三角形具有与所述第一方向、所述第二方向和所述第三方向平行的三个边，
其中，每个所述第一导线在与所述第一方向垂直的第四方向上延伸，并且与被布置在所述第四方向上的所述存储单元重叠，以及
每个所述第二导线在与所述第二方向垂直的第五方向上延伸，并且与被布置在所述第五方向上的所述存储单元重叠。
10.根据权利要求9所述的半导体装置，其中，所述第一导线与被布置在所述第四方向上的每个所述存储单元部分地重叠，以及
所述第二导线与被布置在所述第五方向上的每个所述存储单元部分地重叠。
11.根据权利要求9所述的半导体装置，其中，当在所述第一方向上被布置成一条线的所述存储单元是一列存储单元时，多个列的存储单元被布置在所述第四方向上，
所述第一导线与所述多个列的存储单元之中的奇数列的所述存储单元的第一部分以及所述多个列的存储单元之中的偶数列的所述存储单元的第二部分重叠，以及
所述第一部分与所述第二部分彼此面对。
12.根据权利要求9所述的半导体装置，其中，当在所述第二方向上被布置成一条线的所述存储单元是一列存储单元时，多个列的存储单元被布置在所述第五方向上，
所述第二导线与所述多个列的存储单元之中的奇数列的所述存储单元的第一部分以及所述多个列的存储单元之中的偶数列的所述存储单元的第二部分重叠，以及
所述第一部分与所述第二部分彼此面对。
13.根据权利要求9所述的半导体装置，其中，所述第一导线的间距与所述第二导线的间距相同。
14.根据权利要求13所述的半导体装置，其中，所述第一导线的间距和所述第二导线的间距与所述存储单元的间距相同。
15.根据权利要求9所述的半导体装置，其中，在所述第一方向上，所述第一导线的中心和所述存储单元的中心错位，以及
在所述第二方向上，所述第二导线的中心和所述存储单元的中心错位。
16.根据权利要求9所述的半导体装置，其中，与所述第一导线之一和所述第二导线之一的交叉区域重叠的两个存储单元包括常规存储单元和虚设存储单元。
17.根据权利要求16所述的半导体装置，其中，所述常规存储单元电连接至所述第一导线之一和所述第二导线之一，以及
所述虚设存储单元与所述第一导线之一和所述第二导线之一之中的至少一个电绝缘。
18.根据权利要求16所述的半导体装置，其中，所述常规存储单元包括：下电极层、选择元件层、中间电极层、可变电阻层、以及上电极层的堆叠结构，以及
所述虚设存储单元具有与从所述常规存储单元省略所述下电极层和所述上电极层中的至少一个的结构相同的结构。
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