CN116259471A - 具有高相对介电常数层的集成高压电子器件 - Google Patents

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Abstract

本申请公开了具有高相对介电常数层的集成高压电子器件。一种磁性组件(110)包括具有核心介电层(161)、介电堆叠层(162、163、164、165)、高介电常数介电层(181、182)以及第一和第二图案化导电特征(109、111)的多层级层压或金属化结构(112)，介电堆叠层(162、163、164、165)具有第一相对介电常数，高介电常数介电层(181、182)在第一图案化导电特征(109)和介电堆叠层(162)或核心介电层(161)中的一个之间延伸并与其接触，高介电常数介电层(181、182)具有第二相对介电常数，并且第二相对介电常数至少是第一相对介电常数的1.5倍，以减轻隔离产品中的介电击穿。

Description

具有高相对介电常数层的集成高压电子器件
背景技术
集成磁性组件和电路的变压器绕组、电感器和电容器可能遭受介电击穿，特别是在诸如层压隔离、硅电容器和电感器隔离技术的高电压隔离产品中。击穿可能是由于金属结构拐角处的高电场抑制了电压电势而引起的。通过增加电压节点之间的间距可以缓解介电击穿，但这种方法会导致更大的器件设计。另一种方法是改变导体的曲率，但这受到制造工艺能力的限制。
发明内容
一方面，一种电子器件包括封装结构和封装结构中的磁性组件。该磁性组件包括多层级层压或金属化结构，该多层级层压或金属化结构具有核心介电层、介电堆叠层、高介电常数介电层和图案化导电特征。该介电堆叠层具有第一相对介电常数。导电特征形成在介电堆叠层中的相应的一个或一对上或之间的金属层中。高介电常数介电层在第一图案化导电特征和介电堆叠层或核心介电层中的一个之间延伸并与其接触。高介电常数介电层具有第二相对介电常数，该第二相对介电常数至少是第一相对介电常数的1.5倍。
另一方面，一种磁性组件包括具有核心介电层、介电堆叠层、高介电常数介电层和图案化导电特征的多层级层压或金属化结构。该介电堆叠层具有第一相对介电常数。导电特征形成在介电堆叠层中的相应的一个或一对上或之间的金属层中。高介电常数介电层在第一图案化导电特征和介电堆叠层或核心介电层中的一个之间延伸并与其接触。高介电常数介电层具有第二相对介电常数，该第二相对介电常数至少是第一相对介电常数的1.5倍。
在另一方面，一种制造电子器件的方法包括制造磁性组件，该磁性组件包括核心介电层、具有第一相对介电常数的介电堆叠层、具有第二相对介电常数的高介电常数介电层以及形成在介电堆叠层中的相应的一个或一对上或之间的金属层中的第一图案化导电特征和第二图案化导电特征，其中，高介电常数介电层在第一图案化导电特征和介电堆叠层或核心介电层中的一个之间延伸并与其接触，并且第二相对介电常数至少是第一相对介电常数的1.5倍。该方法还包括将磁性组件附接到支撑结构，将第一半导体管芯附接到第一管芯附接焊盘，将第二半导体管芯附接到第二管芯附接焊盘，执行电连接处理，该电连接处理将第一半导体管芯和第一图案化导电特征耦合在第一电路中，并将第二半导体管芯和第二图案化导电特征耦合第二电路中，以及执行模制处理，该模制处理将磁性组件、第一和第二管芯附接焊盘以及第一和第二半导体管芯包封在封装结构中。
附图说明
图1是封装电子器件的底部透视图，该封装电子器件包括带有具备线圈绕组和高介电常数层的多层层压堆叠的磁性组件。
图1A是图1的磁性组件的底部透视图。
图1B是沿图1A的线1B-1B截取的磁性组件的局部截面端视图。
图2是制造电子器件方法的流程图。
图3-图13是根据图2方法制造的图1的封装电子器件的局部截面端立面图。
图14是封装电子器件的底部透视图，该封装电子器件包括带有具备线圈绕组和高介电常数层的磁性组件的半导体管芯的多层金属化结构。
图14A是图14的磁性组件的底部透视图。
图14B是沿着图14A的线14B-14B截取的磁性组件的局部截面端视图。
图15是另一个多层层压堆叠的局部截面侧立面图，该多层层压堆叠具有线圈绕组和线圈绕组上共形涂覆的高介电常数层。
图16和图16A是局部截面侧立面图，显示了图15的多层层压堆叠的基线示例中的模拟电场。
图17和图17A是局部截面侧立面图，显示了图15的多层层压堆叠的另一个示例中的模拟电场。
图18是作为基线和四个其他示例高介电常数层厚度的施加电场强度的函数的应力体积的曲线图。
图19是作为基线和四个示例高介电常数层厚度的施加电场强度的函数的应力体积变化的曲线图。
图20是另一个多层层压堆叠的局部截面侧立面图，该多层层压堆叠具有线圈绕组和线圈绕组上非共形涂覆的高介电常数层。
具体实施方式
在附图中，相同的附图标记指的是相同的元件，不同的特征不一定按比例绘制。此外，术语“耦合”包括间接或直接电气或机械连接或其组合。例如，如果第一器件耦合到第二器件或与第二器件耦合，则该连接可以通过直接电连接，或者通过经由一个或多个中间器件和连接的间接电连接。各种电路、系统和/或部件的一个或多个操作特性在下文中在功能的上下文中描述，这些功能在某些情况下是在电路系统通电和操作时由各种结构的配置和/或互连产生的。
参考图1-图1B，图1显示了封装电子器件100的底部透视图，该封装电子器件带有具备高介电常数介电层的层压磁性组件，以减轻介电击穿，尤其是在诸如层压隔离、硅电容器和电感器隔离技术的高压隔离产品中。图1A显示了图1中磁性组件的底部透视图，图1B显示了沿图1A中线1B-1B截取的磁性组件的局部截面端视图。如本文所使用的，诸如膜或层的材料的相对介电常数(也称为介电常数)是以与真空的电渗透率的比率表示的材料的电渗透率。在所描述的示例中，高介电常数介电层的相对介电常数是多层级层压结构或基于半导体管芯的实施方式的介电堆叠层金属化结构的介电堆叠层的相对介电常数的1.5倍，以帮助减轻隔离势垒内的高电场和不期望的应力而不增加集成电子器件的尺寸。
所描述的高介电常数介电层解决方案可以在磁性组件中实现，磁性组件与半导体管芯一起安装在共享管芯附接焊盘上，或者磁性组件可以单独安装在与集成半导体管芯和相关联的导电管芯附接焊盘间隔开的导电支撑结构上，如图1的示例所示。一个或多个高介电常数介电层可以设置在多层级层压结构的一个或更多个层或层级中，并且操作以在期望的设计规范内降低总体内部场强，以减轻层压隔离势垒内的不期望应力和集成隔离电力产品和其他电子器件的过早器件故障。在其他示例中，可以在半导体管芯的多层级金属化结构的一个或多个层或层级中设置一个或多个高介电常数介电层，以减轻导电金属结构(例如，电容器板、电感器或变压器绕组等)之间的介电击穿。
电子器件100具有小外形集成电路(SOIC)封装类型，在相对的第一侧和第二侧上沿着图中标记为“X”的第一方向彼此间隔开鸥翼引线。可以在不同的实施方式中提供其他封装电子器件，包括可以焊接到用于电互连的另一个或多个结构的导电特征，例如所谓的无引线封装类型(例如，扁平无引线封装，诸如四平扁平无引线(QFN)、双扁平无引线(DFN)、微引线框架(MLF)和具有平面导电引线的小外形无引线(SON)类型，诸如在封装底部和/或侧面上的周边焊盘，其向印刷电路板(PCB)提供电连接。在其他示例中，器件100包括球栅阵列(BGA)封装或平面网格阵列(LGA)类型，例如模具阵列工艺球栅阵列(MAPBGA)或过模BGA(例如，塑料BGA或PBGA)。
电子器件100为第一和第二电气电路提供电互连，其中一些或全部使用键合线实现。在其他实施方式中，可以使用不同形式的互连类型，包括基于衬底的互连(BGA、LGA等)，并且衬底包括单独或与键合线电连接相结合的电互连和信号布线结构(例如，一个或多个层或层级上的铜或铝迹线)。
如图1所示，示例器件100包括用于安装和支撑第一和第二半导体管芯以及层压磁性组件的导电特征(例如，导电管芯附接焊盘或支撑件)。管芯附接焊盘和器件引线可以包括任何合适的导电结构和材料，例如铜、铝等。图1中的示例器件100包括附接到起始引线框架组件的第一导电管芯附接焊盘104的第一半导体管芯102。器件100还包括附接到第二导电管芯附接焊盘108的第二半导体管芯106。
电子器件100包括与第一电压域相关联的第一电路(例如，集成功率器件的高压初级电路)以及与第二电压域相关联的第二电路(例如隔离的低压次级电路)。第一图案化导电特征109在磁性组件110中具有多匝以形成第一绕组(例如，第一电路的隔离变压器的初级绕组)。本示例中的第二电路包括由磁性组件110的第二图案化导电特征111形成的次级绕组(也称为第二绕组)。图1-图1B中的磁性组件110包括具有第一和第二图案化导电特征109和111的多层级层压结构112。在一个示例中，多层级层压结构112是或包括多层级封装结构。第一和第二图案化导电特征109和111各自具有多匝，以形成在图中所示的位置中在正交的第一方向X和第二方向Y的相应平面中延伸的相应的第一和第二绕组。磁性组件110还包括一个或多个磁芯结构，以便于与图案化导电特征109和111结合形成磁性电路。所示示例包括第一(下部或底部)磁芯结构114。第一磁芯结构114附接到多层层压结构112的第一(例如，底部)侧。
封装电子器件100还包括封装结构120，封装结构120包封导电管芯附接焊盘104和108、半导体管芯102和106、磁性组件110以及器件100的部分导电引线。在一个示例中，封装结构120是或包括模制材料，例如塑料。在另一示例中，封装结构120是或包括陶瓷材料。磁性组件110还包括第二(上部或顶部)磁芯结构121，该磁芯结构121附接到多层级层压结构112的第二(例如，顶部)侧。在一个示例中，第一磁芯结构114的尺寸与第二磁芯结构121的尺寸相同。在另一示例中，第一磁芯结构114大于第二磁芯结构121。在另一示例中，第一磁芯结构114小于第二磁芯结构121。在一个示例中，磁芯结构114和121中的一者或两者是使用环氧树脂糊附接的预制磁芯。在另一示例中，磁芯结构114和121中的一者或两者使用厚的磁糊层制造。磁性组件110附接至与第二导电管芯附接焊盘108成一体的支撑结构122。在另一实施方式中，磁性组件110安装至支撑结构(未示出)，该支撑结构与第一和第二管芯附接焊盘104和108分离并间隔开。封装电子器件100具有沿着器件100的一侧的导电鸥翼形引线124-131，以及沿着相对侧的导电鸥翼形引线132-139。
封装电子器件还包括键合线140。第一组键合线140将第一电路中的某些引线124-131、磁性组件110的初级绕组和第一半导体管芯102互连。第二组键合线140将第二电路中的某些引线132-139、磁性组件110的次级绕组和第二半导体管芯106互连。如图1最佳所示，第一导电管芯附接焊盘104直接耦合到单个第一引线125。在其他示例中，管芯附接焊盘104直接耦合到多个导电第一引线。在示例器件100中，管芯附接焊盘104和引线125是单个连续金属结构，例如铜或铝。第二导电管芯附接焊盘108直接耦合到单个引线138，并且连接的支撑结构122直接连接到单个引线132。在其他示例中，第二管芯附接焊盘108和/或支撑结构122被直接耦合到多个导电引线。在示例器件100中，第二管芯附接焊盘108、支撑结构122以及引线132和138是单个连续金属结构，例如铜或铝。封装结构120包封管芯附接焊盘104和108以及相关联的支撑结构122。此外，封装结构120还包封导电引线124-139的内部部分。在一个示例中，导电引线124-129是从封装结构120向下和向外延伸的所谓鸥翼引线。不同类型和形状的导电引线可用于其他示例(例如J引线)。
如图1最佳所示，封装结构120具有沿第一方向(例如，X方向)彼此间隔开的相应第一侧151和第二侧152。第一导电引线124-131沿着封装结构120的第一侧151定位并从该第一侧向外延伸，第二导电引线132-139沿着封装结构120的第二侧152定位并从该第二侧向外延伸。
如图1B的截面图所示，多层级层压结构112包括核心介电层161和介电堆叠层162、163、164和165，例如层压层。核心介电层161和介电堆叠层162-165是或包括电绝缘介电材料，其中核心介电层161的厚度和材料根据给定设计的第一和第二电路之间的期望电压间隔提供耐受电压。各个介电堆叠层162-165具有第一相对介电常数。
导电特征109和111形成在六个金属层M1、M2、M3、M4、M5和M6中的一个或多个金属层中，六个金属层在介电堆叠层162-165和/或核心介电层161中的相应一个或一对上或之间。核心介电层161和介电堆叠层162-165在第一方向X和第二方向Y的相应平面中延伸，并沿着第三方向Z堆叠，如图1B的截面图中最佳示出。在一个示例中，核心介电层161在第一或初级电路与相关联的第一电压域之间以及在相关联的第二电压域下操作的第二或次级电路之间提供电隔离势垒。多层级层压结构112还具有一个或多个导电通孔，该导电通孔提供用于在六个金属层M1-M6中的两个或更多个之间路由信号的电互连。
如图1B所示，多层级层压结构112具有形成在核心介电层161和介电堆叠层162-165上或之中或之间的金属层级M1、M2、M3、M4、M5和M6的Z方向堆叠。第一图案化导电特征109在金属层M2中包括多匝以形成第一绕组，并且第二图案化导电特征111在金属层M4中具有多匝。第一和第二绕组位于核心介电层161的相对侧。在一个示例中，第一图案化导电特征109形成在金属层M2中，并且第二图案化导电特征111形成在金属层M4中。在该示例中，第一图案化导电特征109形成在核心层级161上方的第二金属层M2中，并且核心介电层161沿第三方向Z位于第一图案化导电特征109和第二图案化导电特征111之间。在其他示例中，可以提供更多或更少的介电堆叠层161-165，并且可以使用更多或更少的金属层。在这个或另一个示例中，多层级层压结构112包括例如在核心介电层161的相对侧上的电容器板(未示出)，并且所得到的电容器具有耦合到由核心介电层161提供的电隔离势垒的两侧上的第一和第二电路的相应端子。在另一实施方式中，多层级层压结构112具有电容器板并且没有绕组。
如图1A进一步所示，多层级层压结构112具有沿第三方向Z彼此间隔开的第一侧或底侧171和第二侧或顶侧172，以及沿第一方向X彼此间隔开的横向侧173和174，以及沿第二方向Y彼此间隔开的横向侧175和176。
多层级层压结构112具有第一和第二高介电常数介电层181和182。第一高介电常数介电层181在第一图案化导电特征109和介电堆叠层162之一之间延伸并与其接触。第二高介电常数介电层182在第二图案化导电特征111和核心介电层161之间延伸并与其接触。第一和第二高介电常数介电层181和182具有至少为第一相对介电常数的1.5倍的第二相对介电系数。第一和第二高介电常数介电层181和182有助于在电子器件100通电和操作时使在操作中的导电特征109和111的导体周围的电场平滑。在一个示例中，第二相对介电常数为6以上且500以下，例如10以上且20以下。如图1B所示，各个高介电常数介电层181和182沿第三方向Z具有最小厚度183，例如，5μm以上且20μm以下。各个介电堆叠层161-165的厚度185是第一和第二高介电常数介电层181和182的厚度183的3倍以上。
在一种实施方式中，高介电常数介电层181和182是或包括用于层压材料的聚合物材料，例如具有填料颗粒的双马来酰亚胺三嗪(例如BT树脂)。在一个示例中，填料颗粒是或包括任何合适化学计量的氧化铝(例如Al2O3)。在这个或另一示例中，填料颗粒是或包括任何合适化学计量的二氧化锆(例如ZrO2)。在这些或另一示例中，填料颗粒是或包括任何合适化学计量的钛酸钡(例如，BTO)。在这些或另一示例中，填料颗粒是或包括任何合适化学计量的锆酸钡(例如BZO)。在这些或另一示例中，填料颗粒是或包括任何合适化学计量的氧化铪(例如，HFO2)。
现在参考图2-图13，图2显示了制造电子器件的方法200，图3-图13显示了根据方法200制造的封装电子器件100的局部截面端立面图。方法200包括在201、202、204和206处制造磁性组件110，包括在201处制造多层级层压结构112。在某些实施方式中，制造磁性组件110的多层级层压结构112或磁性组件110本身，并将其作为用于生产封装电子器件100的单独制造方法的输入提供。
图示的层压结构制造在201处构建了示例多层级层压结构112，其包括核心介电层161、具有第一相对介电常数的介电堆叠层162、163、164、165、具有第二相对介电常数的一个或多个高介电常数介电层(例如，层181和182)，以及形成在金属层M1、M2、M3、M4、M5、M6中的第一和第二图案化导电特征109和111，金属层M1、M2、M3、M4、M5、M6在介电堆叠层162、163、164、165中的相应一个或一对上或之间。在一个示例中，层压结构制造形成在第一图案化导电特征109和介电堆叠层162之间延伸并与其接触的第一高介电常数介电层181，并且形成在第二图案化导电特征111和核心介电层161之间延伸并与其接触的第二高介电常数介质层182。
图3-图13显示了在201处多层级层压结构制造的一种实施方式，包括在起始介电核心介电层161的顶侧和底侧中的每一个中形成连续的层或层级，每个层或层级包括介电材料层162-165和标记为六个金属层M1-M6的图案化导电金属特征(例如，铜、铝或其合金)。在一个示例中，在201处的处理还包括形成导电特征和导电层级间通孔(未示出)，以将不同层的图案化导电特征彼此互连。在一个示例中，在201处的处理还包括在金属层M1-M6中的一个或多个中形成导电电容器板(未示出)。
在所示示例中，导电特征109和111形成在六个金属层M1、M2、M3、M4、M5和M6中的一个或多个金属层中或其上，六个金属层M1、M2、M3、M4、M5和M6在介电堆叠层162-165和/或核心介电层161的相应一个或一对上或之间。在所示的取向中，核心介电层161和介电堆叠层162-165在各自的X-Y平面中延伸并且沿着第三方向Z堆叠。在一个示例中，层压结构112被制造为或包括由干膜层压形成的堆积材料，干膜层压开始于被压制或以其他方式安装到前一层上的片材，片材可在其一侧上包括图案化的导电特征。所附接的堆积材料片材填充现有图案化导电特征之间的间隙，并提供具有用于形成新金属层的图案化的导电特征的大致平面侧的介电堆叠层，并且穿过附接层形成导电通孔并到达后续层。在一个示例中，层压结构112和组成堆积材料片材是或包括有机材料。
在图3中，执行处理300，该处理将核心介电层161定位为载体上的片材或条带，例如胶粘带(未示出)，用于同时处理多个区域，这些区域分别对应于预期的多层级层压结构112，随后通过例如锯切、激光切割或其他合适的工艺分离。在一个示例中，处理300包括在核心介电层161的底侧上形成金属层M3的一个或多个图案化导电特征(未示出)和/或形成穿过核心介电层161的一个或多个导电通孔(未示出)。在图4中，执行第一附接处理400，其例如通过具有厚度185的干膜层压将介电堆叠层162附接到核心介电层161的底侧。
在图5中，执行处理500，该处理将第一高介电常数介电层181直接沉积或以其他方式形成在介电堆叠层162上并与其接触。在一个示例中，处理500包括通过分配、印刷、喷涂、丝网印刷或其他适当工艺形成第一高介电常数介电层181，需要或不需要随后的刮板平面化，以形成层181作为或包括具有填料颗粒的BT树脂，其中填料颗粒是或包括任何合适化学计量的氧化铝、二氧化锆、钛酸钡、锆酸钡(例如，BZO)和氧化铪(例如，HFO2)中的一种或多种，如上所述。在一个示例中，处理500沿着第三方向Z将第一高介电常数介电层181形成为厚度183(例如，5μm以上且20μm以下)。
在图6中，执行金属化处理600，该处理例如通过毯式沉积和图案化蚀刻，在第一高介电常数介电层181的底侧上形成金属层M2的图案化导电线圈绕组特征109，并与之接触。层压结构制造的金属化处理600和其他金属化处理包括形成任何期望的导电通孔结构以延伸穿过先前附接的介电堆叠层。在图7中，执行附接处理700，该处理将介电堆叠层164附接到介电堆叠层162的底侧，从而覆盖并填充金属层M2的图案化导电特征109之间的间隙。在图8中，执行另一金属化处理800，该处理形成底部金属层M1的图案化导电特征。
在图9中，执行处理900，该处理直接在核心层116上沉积或以其他方式形成第二高介电常数介电层182，并与核心层116接触。在一个示例中，处理900包括通过分配、印刷、喷涂、丝网印刷或其他适当工艺形成第二高介电常数介电层182，需要或不需要随后的刮板平面化，以形成层182作为或包括具有填料颗粒的BT树脂，其中填料颗粒是或包括任何合适化学计量的氧化铝、二氧化锆、钛酸钡、锆酸钡(例如，BZO)和氧化铪(例如，HFO2)中的一种或多种，如上所述。在一个示例中，处理900沿着第三方向Z将第二高介电常数介电层182形成为厚度183(例如，5μm以上且20μm以下)。
在图10中，执行金属化处理1000，该处理在核心介电层161的顶侧上形成金属层M4的图案化导电线圈绕组特征111。在图11中，执行附接处理1100，该处理将介电堆叠层163附接到核心介电层161的顶侧，从而覆盖并填充图案化导电特征111和142之间的间隙。在图12中，执行金属化处理1200，该处理在介电堆叠层163的顶侧上形成金属层M5的图案化导电特征。在图13中，执行另一附接处理1300，该处理将介电堆叠层165附接到先前介电堆叠层163的顶侧，从而覆盖并填充金属层M5的图案化导电特征之间的间隙。在一个示例中，在201处的多层级层压结构制造包括在层压结构112的顶侧和/或底侧上形成导电金属特征，以允许将键合线连接到成品封装电子器件100(例如，图1)中的变压器绕组。在一个示例中，在201处的多层层压结构制造包括固化处理。
方法200在图2中的202处继续，例如，使用环氧树脂或其他合适的粘合剂(未示出)将顶部磁芯结构114附接到多层层压结构112的顶侧。在一个示例中，磁芯结构114是磁性片材结构，尽管并非所有可能的实施方式都需要。在202处的附接处理可以包括将环氧树脂或其他粘合剂沉积到多层级层压结构112的底表面上和/或核心结构114的表面上。在一个示例中，粘合剂是印刷的磁性油墨环氧树脂，尽管在其他示例中可以使用非磁性粘合剂。在202处的附接处理还包括使核心结构114与多层级层压结构112的顶侧的一部分接触和/或与在其上形成的环氧树脂接触。在一个示例中，在202处的附接处理还包括任何必要的固化步骤(例如，热、光学、紫外线(UV)等)。
在图2中的204处，方法200继续，将第二磁芯结构121附接至多层层压结构112的相对底侧。在204处的附接例如在附接处理中使用环氧树脂或其他粘合剂(未示出)将第二磁芯结构121附接到介电堆叠层164的底侧的一部分，并且类似于202处的处理，附接第一磁芯结构114，如上所述。在其他示例中，可以省略磁芯结构121和114中的一者或两者，剩余的磁芯结构为器件100的变压器提供磁耦合。
在一个示例中，方法200还包括在206处分离(例如，单片化)磁性组件。在所示实施方式中，磁性组件处理用于同时制造多个层压磁性组件，例如使用单个大型多层级层压结构112，以及将一个或多个核心结构114、121附接到其相对侧。在一个示例中的206处，例如，使用锯片、蚀刻、激光切割等，切丁或切割层压结构112，以将各个层压磁性组件110(未示出)从初始单一结构单片化或与其分离。
在208处，磁性组件110附接到起始引线框架的支撑结构122。在一个示例中，起始引线框是具有同时处理的预期器件区域的行和列的阵列的面板，随后在封装模制之后进行后续器件分离。在一个示例中，提供了引线框架结构，其包括支撑结构122、导电引线(例如，图1中的124-139)和导电管芯附接焊盘104和108。在一个实施方式中，引线框架结构设置在粘性带或其他粘合剂载体上，其中各种组成结构以预定的相对布置组装，以便于方法200中的后续组装步骤。可以使用任何合适的附接处理，例如施加粘合剂、连结部件和任何必要的固化。在另一示例中，多层级层压结构112的导电特征可以在208处焊接到支撑结构122。
过程200在图2中的210和212处继续，例如，使用粘合剂或焊接将半导体管芯附接到相应的管芯附接焊盘。210处的附接处理将第一半导体管芯102以上面图1所示的取向附接至第一管芯附接焊盘104(例如，其中管芯附接焊盘104是包括引线125的一个连续导电结构)。在212处，该处理还将第二半导体管芯106附接到相对应的第二管芯附接焊盘108(例如，也包括引线138的一个连续导电结构)，如图1所示。
方法200还包括214处的线键合或其他电连接处理。图1显示了一个示例，其中线键合连接140形成在半导体管芯102、106与磁性组件110的一个或多个导电引线和/或暴露的导电特征之间，以形成第一和第二电路。在另一示例中，形成不同的电连接以创建电路，例如倒装芯片处理以将第一和第二电气电路中的结构的焊球、导电柱、键合焊盘等互连在一起。在某些示例中，可以使用支撑结构来执行214处的线键合或其他互连处理，以在键合线附接期间为磁性组件110的一个或多个特征提供机械结构性支撑。在一个示例中，在键合线焊接操作期间，磁芯结构114和121中的一者或两者可以用定制的键合线夹持工具(未示出)支撑。在一个示例中，键合线夹持工具可以包括空腔以支撑层压键合焊盘区域，该区域延伸超过由一个或多个磁芯结构114和/或121支撑的部分。
方法200在216处继续，形成最终封装结构120。在一个示例中，在216处的封装包括执行模制处理(未示出)，该处理形成封装结构120以包封管芯102和106、导电管芯附接焊盘104和108、支撑结构122、磁性组件110、电连接(例如，键合线140)和导电引线124-139的部分。在图2中的218处，与封装分离和其他背面处理一起执行引线修剪和形成操作，以提供多个成品封装电子器件产品，例如上面图1所示的器件100。
参考图14-图14B，在另一实施方式中，在图2中的201处制造磁性组件，作为半导体管芯的多层级金属化结构的一部分，例如包括电容器板、电感器或变压器绕组等。图14显示了封装电子器件1400的底部透视图，封装电子器件1400带有具备线圈绕组和高介电常数层的半导体管芯的多层级金属化结构中的磁性组件。图14A显示了图14的磁性组件的底部透视图，而图14B是沿着图14A的线14B-14B截取的磁性组件的局部截面端视图。该集成磁性组件便于为汽车、工业或其他注重电压隔离和小型器件尺寸的应用提供高电压隔离的小型集成电子器件。该磁性组件解决方案可用于具有对称或非对称磁性组件定位的产品中，并提供可扩展的解决方案以适应具有不同电场水平、效率和/或EMI性能规范的设计。在一个示例中，集成磁性组件可以设置在多层级金属化结构的一个或多个层或层级中，并且操作以在期望的设计规范内降低总的内部场强，以减轻半导体管芯势垒内的不期望的应力和集成隔离功率产品的过早器件故障。
示例电子器件1400具有小外形集成电路(SOIC)封装类型，在沿着图中标记为“X”的第一方向彼此间隔开的相对的第一侧和第二侧上具有鸥翼引线。可以在不同的实施方式中提供其他封装电子器件，包括可以焊接到用于电互连的另一个或多个结构的导电特征，例如所谓的无引线封装类型(例如，扁平无引线封装，诸如四平扁平无引线(QFN)、双扁平无引线(DFN)、微引线框架(MLF)和具有平面导电引线的小外形无引线(SON)类型，诸如在封装底部和/或侧面上的周边焊盘，其向印刷电路板(PCB)提供电连接。在其他示例中，器件1400包括球栅阵列(BGA)封装或平面网格阵列(LGA)类型，例如模具阵列工艺球栅阵列(MAPBGA)或过模BGA(例如，塑料BGA或PBGA)。
图14-图14B的电子器件1400为第一和第二电气电路提供电互连，其中一些或全部使用键合线实现。在其他实施方式中，可以使用不同形式的互连类型，包括基于衬底的互连(BGA、LGA等)，并且衬底包括单独或与键合线电连接相结合的电互连和信号布线结构(例如，一个或多个层或层级上的铜或铝迹线)。如图14所示，示例器件1400包括用于安装和支撑第一和第二半导体管芯的导电特征(例如，导电管芯附接焊盘或支撑件)，以及包括多层级金属化结构中的磁性组件的第三半导体管芯1401。在一个示例中，第三半导体管芯1401包括形成在半导体管芯上或其中的一个或多个部件。在另一示例中，第三半导体管芯1401不包括半导体管芯上或其中的任何部件，而仅包括金属化结构的磁性电路部件。管芯附接焊盘和器件引线可以包括任何合适的导电结构，例如铜、铝等。图14中的示例器件1400包括附接到起始引线框架组件的第一导电管芯附接焊盘1404的第一半导体管芯1402。器件1400还包括附接到第二导电管芯附接焊盘1408的第二半导体管芯1406。
电子器件1400包括与第一电压域相关联的第一电路(例如，集成功率器件的高压初级电路)以及与第二电压域相关联的第二电路(例如，隔离的低电压次级电路)。第三半导体管芯1401包括第一图案化导电特征1409，该第一图案化导电特征1409在磁性组件1410中具有多匝以形成第一绕组(例如，第一电路的隔离变压器的初级绕组)。该示例中的第二电路包括由磁性组件1410的第二图案化导电特征1411形成的次级绕组(也称为第二绕组)。磁性组件1410包括具有第一和第二图案化导电特征1409和1411的多层级金属化结构1412。第一和第二图案化导电特征1409和1411各自具有多匝以形成相应的第一和第二绕组，第一和第二绕组在图中所示的位置中在正交的第一和第二方向X和Y的相应平面中延伸。电子器件1400还可以包括例如由黑色金属材料(未示出)制成的一个或多个核心结构，其附接到第三半导体管芯1401的顶侧，以便于结合第三半导体管芯1401的图案化导电特征1409和1411形成磁性电路。
封装电子器件1400还包括封装结构1420，该封装结构1420包封器件1400的导电管芯附接焊盘1404和1408、半导体管芯1401、1402和1406、磁性组件1410和部分导电引线。在一个示例中，封装结构1420是或包括模制材料，例如塑料。在另一示例中，封装结构1420是陶瓷材料或包括陶瓷材料。第三半导体管芯1401和所包括的磁性组件1410附接到支撑结构1422，该支撑结构1422与第二导电管芯附接焊盘1408一体。在另一实施方式中，第三半导体管芯1401安装到支撑结构(未示出)，该支撑结构与第一管芯附接焊盘1404和第二管芯附接焊盘1408分离并间隔开。封装电子器件1400具有沿着器件1400的一侧的导电鸥翼形引线1424-1431，以及沿着相对侧的导电鸥翼形引线1432-1439。
封装电子器件还包括键合线1440。第一组键合线1440在第一电路中互连某些引线1424-1431、磁性组件1410的初级绕组以及第一半导体管芯1402和第三半导体管芯1401。第二组键合线1440在第二电路中互连某些引线1432-1439、磁性组件1410的次级绕组、第二半导体管芯1406和第三半导体管芯1401。
如图14最佳所示，第一导电管芯附接焊盘1404直接耦合到单个第一引线1425。在其他示例中，管芯附接焊盘1404直接耦合到多个导电第一引线。在示例器件1400中，管芯附接焊盘1404和引线1425是单个连续的金属结构，例如铜或铝。第二导电管芯附接焊盘1408直接耦合到单个引线1438，连接的支撑结构1422直接连接到单个引线1432。在其他示例中，第二管芯附接焊盘1408和/或支撑结构1422直接耦合到多个导电引线。在示例器件1400中，第二管芯附接焊盘1408、支撑结构1422以及引线1432和1438是诸如铜或铝的单个连续金属结构。封装结构1420包封管芯附接焊盘1404和1408以及相关联的支撑结构1422。此外，封装结构1420包封导电引线1424-1439的内部部分。在一个示例中，导电引线1424-1439是从封装结构1420向下和向外延伸的鸥翼引线。在其他示例中可以使用不同类型和形状的导电导线(例如，J引线)。
如图14最佳所示，封装结构1420具有沿着第一方向(例如，X方向)彼此间隔开的相应的第一和第二侧1451和1452。第一导电引线1424-1431沿着封装结构1420的第一侧1451定位并从封装结构1420的第一侧1451向外延伸。第二导电引线1432-1439沿着封装结构1420的第二侧1452定位并从封装结构1420的第二侧1452向外延伸。
如图14B的截面图所示，磁性组件1410包括具有核心介电层1461和介电金属化结构堆叠层1462、1463、1464和1465的多层级金属化结构1412。核心介电层1461和介电堆叠层1462-1465是或包括具有第一相对介电常数的电绝缘介电材料，例如二氧化硅(SiO2)。示例多层级金属化结构1412包括图14B中表示为M6、M7、M8、M9和M10的金属层。层M1-M10各自包括介电堆叠层，并且部分或全部包括由合适的单或双大马士革工艺或在晶片处理期间金属化中使用的其他处理形成的图案化导电特征。核心介电层1461的厚度和材料根据给定设计的第一电路和第二电路之间的期望电压间隔提供耐受电压。
导电特征1409和1411形成在金属层M6、M7、M8、M9和M10中的一个或多个中，金属层M6、M7、M8、M9和M10形成在介电堆叠层1462-1465和/或核心介电层1461中的相应一个或一对上或之间。核心介电层1461和介电堆叠层1462-1465在第一和第二方向X、Y的相应平面上延伸，并沿着第三方向Z堆叠，如图14B的截面图最佳所示。在一个示例中，核心介电层1461在第一或初级电路和相关联的第一电压域之间以及在相关联的第二电压域下操作的第二或次级电路之间提供电隔离势垒。多层级金属化结构1412还具有一个或多个导电通孔，该导电通孔提供用于在六个金属层M1-M6中的两个或多个之间路由信号的电互连。
如图14B所示，多层级金属化结构1412具有形成在核心介电层1461和介电堆叠层1462-1465中的各个层上或之中或之间的金属层级M1-M10的Z方向堆叠。第一图案化导电特征1409在金属层M10中包括多匝以形成第一绕组，并且第二图案化导电特征1411在金属层M8中具有多匝。该示例中的第一和第二绕组位于核心介电层1461的相对侧上。在该示例中，第一图案化导电特征1409形成在层M8中的核心层级1461上方的第二金属层M8中，并且核心介电层1461沿第三方向Z位于第一图案化导电特征1409和第二图案化导电特征1411之间。在其他示例中，可以提供更多或更少的介电堆叠层1461-1465，并且可以使用更多或更少的金属层。
如图14A进一步所示，多层级金属化结构1412具有在已处理半导体管芯1490的顶侧上的第一侧或底侧1471、沿第三方向Z彼此间隔开的第二侧或顶侧1472、沿第一方向X彼此间隔开的横向侧1473和1474，以及沿第二方向Y彼此间隔开的横向侧1475和1476。
多层级金属化结构1412具有第一和第二高介电常数介电层1481和1482。第一高介电常数介电层1481在第一图案化导电特征1409和介电堆叠层1462之一之间延伸并与其接触。第二高介电常数介电层1482在第二图案化导电特征1411和核心介电层1461之间延伸并与其接触。第一和第二高介电常数介电层1481和1482具有第二相对介电常数，该第二相对介电常数至少是介电堆叠层1462-1465的第一相对介电常数的1.5倍。当电子器件1400被通电和操作时，第一和第二高介电常数介电层1481和1482有助于在操作中使导电特征1409和1411的导体周围的电场平滑。在一个示例中，第二相对介电常数为6以上且500以下，例如10以上且20以下。如图14B所示，各个高介电常数介电层1481和1482具有沿第三方向Z的最小厚度1483，例如5um以上且20um以下。各个介电堆叠层1461-1465的厚度1485是第一和第二高介电常数介电层1481和1482的厚度1483的3倍以上。
在一种实施方式中，高介电常数介电层1481和1482是或包括任何合适的化学计量的氧化铪(例如，HFO2)、二氧化钛(例如，TiO2)、氧化铝(例如，Al2O3)或二氧化锆(例如，ZrO2)中的一种或多种。在一个示例中，半导体管芯1490是或包括硅或其他半导体材料，并且可以包括一个或多个电子部件或电路，诸如晶体管、电阻器、电容器等。在该示例中，前五个金属化层M1-M5用于金属化结构1412的第一(例如，下部)部分1491中的半导体管芯1490的特征和/或部件的信号路由和互连。剩余的金属化层M6-M10包括形成多层级金属化结构1412的第二(例如，上部)部分1492的第一和第二磁性电路的导电特征。例如，第一图案化导电特征1409和核心介电层1461上方的金属结构的电压可以远高于第二图案化导电特征1414和核心介电层1461的隔离边界下方的其他金属结构的电压。在另一示例中，半导体管芯的金属化结构包括多层级金属化结构，该多层级金属化结构带有具备线圈绕组、电容器板和通孔连接的磁性组件。
所公开的装置和技术便于在没有器件退化或损坏的情况下操作，同时允许在封装电子器件100、1400内的第一和第二电路之间的潜在高电压差下操作，而不增加磁性组件110、1410的尺寸，并且减轻电压击穿和减小层压结构112的层的应力体积。
现在参考图15-图17A，图15显示了另一多层层压堆叠1510的局部截面侧立面图，该多层层压堆叠1510具有形成线圈绕组图案化导电特征1509和1511以及共形涂覆在线圈绕组上的高介电常数层的第一和第二导电特征。图16和图16A是示出多层层压堆叠1510的基线示例中的模拟电场的局部截面侧立面图1600，而图17和图17A示出多层层压堆叠1510的另一示例中的模拟电场的局部截面侧立面图1700。
所示部分包括与如上所述的相应结构和特征109、111和161-165类似的图案化导电特征1509和1511、介电核心层1561和介电堆叠层1562、1562、1564和1565。该示例还包括共形涂覆在线圈绕组图案化导电特征1509和1511上的第一和第二高介电常数层1581和1582。各个高介电常数介电层1581和1582具有沿第三方向Z的最小厚度1583，例如5um以上且20um以下。各个介电堆叠层1561-1565的厚度1585是第一和第二高介电常数介电层1581和1582的厚度1583的3倍以上。在一个示例中，高介电常数介电层1581和1582是或包括用于层压材料的聚合物材料，例如具有填充颗粒的BT树脂。在一个示例中，填充颗粒是或包括任何适当化学计量的氧化铝(例如，Al2O3)。在这个或另一个示例中，填料颗粒是或包括任何适当化学计量的二氧化锆(例如，ZrO2)。在这些或另一个示例中，填充颗粒是或包括任何适当化学计量的钛酸钡(例如，BTO)。在这些或另一个示例中，填充颗粒是或包括任何适当化学计量的锆酸钡(例如，BZO)。在这些或另一个示例中，填充颗粒是或包括任何适当化学计量的氧化铪(例如，HFO2)。
图16和图16A中的模拟电场在具有相对介电常数小于6的基线介电层1581和1582的图案化导电特征1509之一的拐角1601附近表现出相对较高的幅度(例如，E小于5×E0)。对于相同的模拟条件，图17和图17A使用具有5微米厚度1583和相对介电常数15的介电层1581和1582的另一实施方式，拐角1601处的电场强度显著降低。
图18示出了作为施加电场强度(E/E0)的函数的应力体积(SV以立方米为单位)的曲线图1800，其中基线介电层1581和1582的曲线1801具有小于6的相对介电常数，并且四个其他示例高介电常数介电层1581和1582的曲线1802-1805分别带有6以上的相对介电常数和大于1微米、大于5微米、小于1微米和小于5微米的厚度1583。
图19示出了作为施加电场强度(E/E0)的函数的应力体积变化的曲线图1900(|dSV/dE|，以V/um为单位)，其中基线介电层1581和1582的曲线1901具有小于6的相对介电常数，四个其他示例高介电常数介电层1581和1582的曲线1902-1905分别带有6以上的相对介电常数和大于1微米、大于5微米、小于1微米和小于5微米的厚度1583。图18和图19中产生的尾部表明，施加在导体下的高介电常数材料对不同厚度的薄膜没有提供显著的帮助。而施加在导体之上的材料提供了更好的解决方案，因为材料的厚度进一步降低了层压堆叠中估计的最大电场。图19的电场频谱中的峰值是由于层压堆叠中存在两种不同的层压材料(核心和堆叠(例如，预浸料)介电层)。
图20示出了另一多层层压堆叠2010的局部截面侧立面图，该多层层压堆叠2010具有形成线圈绕组图案化导电特征2009和2011以及共形涂覆在线圈绕组上的高介电常数层的第一和第二导电特征。所示部分包括与如上所述的相应结构和特征109、111和161-165类似的图案化导电特征2009和2011、介电核心层2061和介电堆叠层2061、2062、2063和2064。该示例还包括第一和第二高介电系数层2081和2082，它们被非共形地涂覆在线圈绕组图案化的导电特征2009和2011上，例如通过分配、印刷、喷涂、丝网印刷或其他适当的沉积，然后在刮刀或其他平坦化之后形成相应的层2081和2081，作为或包括具有填充颗粒的BT树脂，其中填充颗粒是或包括如上所述的任何合适的化学计量的氧化铝、二氧化锆、钛酸钡、锆酸钡(例如，BZO)和氧化铪(例如，HFO2)中的一种或多种。
在该示例中，各个高介电常数介电层2081和2082具有沿第三方向Z的最小厚度2083，例如5um以上且20um以下。各个介电堆叠层2061-2064的厚度2085是第一和第二高介电常数介电层2081和2082的厚度2083的3倍以上。在一个示例中，高介电常数电介电层2081和2082是或包括用于层压材料的聚合物材料，例如具有填充颗粒的BT树脂。在一个示例中，填充颗粒是或包括任何适当化学计量的氧化铝(例如，Al2O3)。在这个或另一个示例中，填料颗粒是或包括任何适当化学计量的二氧化锆(例如，ZrO2)。在这些或另一个示例中，填充颗粒是或包括任何适当化学计量的钛酸钡(例如，BTO)。在这些或另一个示例中，填充颗粒是或包括任何适当化学计量的锆酸钡(例如，BZO)。在这些或另一个示例中，填充颗粒是或包括任何适当化学计量的氧化铪(例如，HFO2)。
在某些实施方式中，使用与导体接触的薄的高相对介电常数材料解决了导体边缘处的高电场问题，该问题是因为在通电器件操作期间在不同电压节点之间存在高电压差。所描述的示例提供了用于高压电路应用的介电击穿或退化的解决方案，而不增加器件尺寸，使用与金属结构接触的材料方案的高相对介电常数层来降低器件中的电场并使导体周围的电场平滑。示例材料包括用于层压材料和高介电常数金属氧化物、陶瓷等的高介电常数填料。降低电场的好处提高了产品寿命和产量，图示的示例显示了比当前解决方案更好的电场分布。在替代实施方式中，高介电常数材料可以作为预浸料或核心材料膜在两侧或一侧(在导体方案之上)提供。高介电常数薄膜也可以是独立的层，其可以在层压过程中被层压，而与预浸料和核心层无关。所提出的材料也可以配制为积层材料，例如MJ1 ABF可布线引线框架(RLF)介电材料等。此外，如图14-图14B所示，该解决方案适用于硅设计。
在权利要求的范围内，在所描述的示例中可以进行修改，并且其他实施方式也是可能的。

Claims (20)

1.一种电子器件，包括：
封装结构；以及
所述封装结构中的磁性组件，所述磁性组件包括多层级层压或金属化结构，所述多层级层压或金属化结构具有核心介电层、介电堆叠层、高介电常数介电层和导电特征；
所述核心介电层和所述介电堆叠层在正交的第一方向和第二方向的相应平面中延伸，并且沿着与所述第一方向和所述第二方向正交的第三方向堆叠，并且所述介电堆叠层具有第一相对介电常数；
所述导电特征形成在所述介电堆叠层中的相应的一个或一对上或之间的金属层中，并且所述导电特征包括第一图案化导电结构和第二图案化导电结构；以及
所述高介电常数介电层在所述第一图案化导电特征与所述介电堆叠层或所述核心介电层中的一个之间延伸并与其接触，所述高介电常数介电层具有第二相对介电常数，并且所述第二相对介电常数是所述第一相对介电常数的至少1.5倍。
2.根据权利要求1所述的电子器件，其中所述第二相对介电常数为6以上且500以下。
3.根据权利要求1所述的电子器件，其中所述第二相对介电常数为10以上且20以下。
4.根据权利要求1所述的电子器件，其中所述高介电常数介电层沿所述第三方向具有5μm以上且20μm以下的最小厚度。
5.根据权利要求1所述的电子器件，其中所述磁性组件包括第二高介电常数介电层，所述第二高介电常数介电层在所述第二图案化导电特征与所述介电堆叠层或所述核心介电层中的另一个之间延伸并与其接触，所述第二高介电常数介电层具有所述第二相对介电常数。
6.根据权利要求5所述的电子器件，其中：
所述第一图案化导电特征具有多匝以形成第一绕组；
所述第二图案化导电特征具有多匝以形成第二绕组，并且
所述核心介电层沿着所述第三方向定位在所述第一图案化导电特征和所述第二图案化导电特征之间。
7.根据权利要求1所述的电子器件，其中所述磁性组件包括多层级层压结构。
8.根据权利要求1所述的电子器件，其中所述高介电常数介电层包括具有填料颗粒的聚合物材料，并且所述填料颗粒包括氧化铝、二氧化锆、钛酸钡、锆酸钡或氧化铪。
9.根据权利要求1所述的电子器件，其中所述磁性组件包括半导体管芯的多层级金属化结构。
10.根据权利要求8所述的电子器件，其中所述高介电常数介电层包括氧化铪、二氧化钛、氧化铝或二氧化锆。
11.根据权利要求1所述的电子器件，其中：
所述第一图案化导电特征具有多匝以形成第一绕组；
所述第二图案化导电特征具有多匝以形成第二绕组，并且
所述核心介电层沿着所述第三方向定位在所述第一图案化导电特征和所述第二图案化导电特征之间。
12.一种磁性组件，包括：
多层级层压或金属化结构，其具有核心介电层、介电堆叠层、高介电常数介电层和导电特征；
所述核心介电层和所述介电堆叠层在正交的第一方向和第二方向的相应平面中延伸，并且沿着与所述第一方向和所述第二方向正交的第三方向堆叠，并且所述介电堆叠层具有第一相对介电常数；
所述导电特征形成在所述介电堆叠层中的相应的一个或一对上或之间的金属层中，并且所述导电特征包括第一图案化导电结构和第二图案化导电结构；以及
所述高介电常数介电层在所述第一图案化导电特征与所述介电堆叠层或所述核心介电层中的一个之间延伸并与其接触，所述高介电常数介电层具有第二相对介电常数，并且所述第二相对介电常数是所述第一相对介电常数的至少1.5倍。
13.根据权利要求12所述的磁性组件，其中所述第二相对介电常数为6以上且500以下。
14.根据权利要求13所述的磁性组件，其中所述第二相对介电常数为10以上且20以下。
15.根据权利要求12所述的磁性组件，其中所述高介电常数介电层沿所述第三方向具有5μm以上且20μm以下的最小厚度。
16.根据权利要求12所述的磁性组件，其还包括第二高介电常数介电层，所述第二高介电常数介电层在所述第二图案化导电特征与所述介电堆叠层或所述核心介电层中的另一个之间延伸并与其接触，所述第二高介电常数介电层具有所述第二相对介电常数。
17.根据权利要求12所述的磁性组件，其中所述高介电常数介电层包括具有填料颗粒的聚合物材料，并且所述填料颗粒包括氧化铝、二氧化锆、钛酸钡、锆酸钡或氧化铪。
18.一种用于制造电子器件的方法，所述方法包括：
制造磁性组件，所述磁性组件包括核心介电层、具有第一相对介电常数的介电堆叠层、具有第二相对介电常数的高介电常数介电层以及形成在所述介电堆叠层中的相应的一个或一对上或之间的金属层中的第一图案化导电特征和第二图案化导电特征，所述高介电常数介电层在所述第一图案化导电特征与所述介电堆叠层或所述核心介电层中的一个之间延伸并与其接触，并且所述第二相对介电常数是所述第一相对介电常数的至少1.5倍；
将所述磁性组件附接到支撑结构；
将第一半导体管芯附接到第一管芯附接焊盘；
将第二半导体管芯附接到第二管芯附接焊盘；
执行电连接处理，所述电连接处理将所述第一半导体管芯和所述第一图案化导电特征耦合在第一电路中，并将所述第二半导体管芯和所述第二图案化导电特征耦合在第二电路中；以及
执行模制处理，所述模制处理将所述磁性组件、所述第一管芯附接焊盘和所述第二管芯附接焊盘以及所述第一半导体管芯和所述第二半导体管芯包封在封装结构中。
19.根据权利要求18所述的方法，其中：
所述磁性组件包括多层级层压结构；并且
所述高介电常数介电层包括具有填料颗粒的聚合物材料，并且所述填料颗粒包括氧化铝、二氧化锆、钛酸钡、锆酸钡或氧化铪。
20.根据权利要求18所述的方法，其中：
所述磁性组件包括半导体管芯的多层级金属化结构；并且
所述高介电常数介电层包括氧化铪、二氧化钛、氧化铝或二氧化锆。
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CN106716622B (zh) * 2014-11-18 2019-07-05 三菱电机株式会社 信号传送绝缘设备以及功率半导体模块
US11044022B2 (en) * 2018-08-29 2021-06-22 Analog Devices Global Unlimited Company Back-to-back isolation circuit
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