CN116244245A - 一种基于FPGA的CoaXpress低速链路数据恢复方法、系统及存储介质 - Google Patents

一种基于FPGA的CoaXpress低速链路数据恢复方法、系统及存储介质 Download PDF

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Abstract

本发明的一种CoaXpress低速链路数据恢复方法及系统，主要包括：FPGA利用本地时钟，对所述不同速度的CoaXpress低速链路数据使用对应倍数A的过采样方式进行数据处理；FPGA对处理后的数据使用固定倍数B的过采样方式，恢复低速链路的串行数据；若所述对应倍数A与所述固定倍数B一致，则直接基于固定倍数B的过采样方式，恢复低速链路的串行数据；若所述对应倍数A与所述固定倍数B不一致，则根据所述对应倍数A与所述固定倍数B之间的关系进行数据抽取，恢复低速链路的串行数据。本发明采用异步解码方式，即使用本地时钟采样进行过采样低速链路数据，然后恢复出其中的数据，因此不需要外部芯片支持CDR功能，也不需要占用FPGA额外的时钟IO资源，硬件设计更为简单。

Description

一种基于FPGA的CoaXpress低速链路数据恢复方法、系统及存 储介质
技术领域
本发明涉及FPGA芯片中串行数据恢复的技术领域，特别涉及一种基于FPGA的CoaXpress低速链路数据恢复方法及系统。
背景技术
CoaXpress（CXP）是一种采用同轴线缆进行互联的相机数据传输标准，常见于科学相机、工业相机、医学图像、航空防务等场景。CoaXpress协议是一个非对称的高速点对点串行传输协议，主要用于传输视频和静态图像，线缆多使用单条或多条同轴电缆。目前标准的最高速度为单条链路12.5Gbps。此外单条链路上除了传输图像数据之外，还需要传输低速控制信号，用于访问相机的寄存器配置。
CoaXpress低速链路主要用来传输触发信号，控制信号和进行连接测试。低速链路对于主机和相机之间建立CoaXpress协议起着重要作用。因此相机需要正确接收来自主机的低速链路数据。目前的标准，CoaXpress低速链路支持两种传输速率20.83Mbps和41.66Mbps。 对于CoaXpress标准CXP-1到CXP-6，需要支持20.83Mbps的传输速率，对于标准CXP10和CXP12则还需要支持41.66Mbps。同时在CXP协议建立过程中，低速链路存在从20.83Mbps到41.66Mbps的切换。因此需要一种稳定可靠的方法恢复低速链路数据。
CoaXpress低速链路数据恢复方法目前采用的是同步解码方式，即需要外部CXPPHY（外部CoaXpress协议物理层芯片）支持时钟数据恢复（Clock Data Recovery，CDR），通过低速链路数据恢复出时钟信号，再采用此时钟信号采样低速链路数据，相机从而得到与采集卡同源的低速链路数据。此方法需要外部CXP PHY支持时钟数据恢复功能，同时恢复出来的时钟送到FPGA中时，需要占用时钟I/O资源。同时，并非所有的CXP PHY都支持时钟数据恢复功能，因此同步解码方式也不利于硬件设计。同时采用同步解码方式，当数据链路从20.83Mbps切换到41.66Mbps时，CDR恢复出的时钟发生了变化，FPGA内部需要对时钟的变化进行额外处理，进行特殊的复位控制。
综上所述，现有技术的主要不足如下：
（1）需要额外的物理层芯片，增加了成本，降低了系统的集成度，且需要占用更多的FPGA的I/O引脚。
（2）针对低速链路数据速率的变化还需要进行额外处理，进行特殊的复位控制，增加了操作复杂性。
发明内容
本发明提出的一种基于FPGA的CoaXpress低速链路数据恢复方法、系统及存储介质，可至少解决上述技术问题之一。
为实现上述目的，本发明提出了以下技术方案：
一种基于FPGA的CoaXpress低速链路数据恢复方法，包括：
FPGA接收不同速度的CoaXpress低速链路数据，利用本地时钟，对所述不同速度的CoaXpress低速链路数据使用对应倍数A的过采样方式进行数据处理；
FPGA对处理后的数据使用固定倍数B的过采样方式，恢复低速链路的串行数据；若所述对应倍数A与所述固定倍数B一致，则直接基于固定倍数B的过采样方式，恢复低速链路的串行数据；若所述对应倍数A与所述固定倍数B不一致，则根据所述对应倍数A与所述固定倍数B之间的关系进行数据抽取，恢复低速链路的串行数据；
FPGA将恢复的低速链路的串行数据转换为并行数据，并进行数据对齐，得到对齐后的数据；
FPGA将对齐后的数据解码，得到恢复出的CoaXpress数据。
进一步地，所述FPGA接收不同速度的CoaXpress低速链路数据，利用本地时钟，对所述不同速度的CoaXpress低速链路数据使用对应倍数A的过采样方式进行数据处理，包括：
FPGA接收20.83Mbps低速链路数据和41.66Mbps低速链路数据，利用125MHz的本地时钟进行数据处理；其中，对20.83Mbps低速链路数据，进行6倍过采样处理；对41.66Mbps低速链路数据，进行3倍过采样处理。
进一步地，所述FPGA对处理后的数据使用固定倍数B的过采样方式，恢复低速链路的串行数据；若所述对应倍数A与所述固定倍数B一致，则直接基于固定倍数B的过采样方式，恢复低速链路的串行数据；若所述对应倍数A与所述固定倍数B不一致，则根据所述对应倍数A与所述固定倍数B之间的关系进行数据抽取，恢复低速链路的串行数据，包括：
FPGA对处理后的数据使用3倍过采样方式，恢复低速链路的串行数据；对于41.66Mbps低速链路数据，所述3倍过采样方式与链路速度相匹配；对于20.83Mbps低速链路数据，FPGA本地时钟对应6倍过采样，则进行数据抽取，获得3倍过采样的结果。
进一步地，所述FPGA将恢复的低速链路的串行数据转换为并行数据，并进行数据对齐，得到对齐后的数据，包括：
FPGA将恢复的低速链路的串行数据转换进行1:10的串并转换，得到10bit的低速链路数据；
FPGA根据Comma字符计算所述10bit的低速链路数据的bit移位，并将所述10bit的低速链路数据进行对齐。
进一步地，所述FPGA将对齐后的数据解码，得到恢复出的CoaXpress数据，包括：
FPGA根据8B/10B编码表，恢复出CoaXpress低速链路传输的数据和控制码。
进一步地，还包括：
FPGA接收不同速度的CoaXpress低速链路数据后，对所述不同速度的CoaXpress低速链路数据进行实时监测，包括：监测当前的低速链路数据的速率，监测当前链路数据传输是否出错以及监测当前链路数据是否丢失。
另一方面，本发明还提出了一种基于FPGA的CoaXpress低速链路数据恢复系统，用于对上述的CoaXpress低速链路数据进行恢复，包括：
过采样模块，使用3倍过采样方式，恢复低速链路的串行数据；对于41.66Mbps低速链路数据，所述3倍过采样方式与链路速度相匹配；对于20.83Mbps低速链路数据，FPGA本地时钟对应6倍过采样，则进行数据抽取，获得3倍过采样的结果；
串并转换模块，用于将恢复的低速链路的串行数据转换进行1:10的串并转换，得到10bit的低速链路数据；
Comma对齐模块，用于根据Comma字符计算所述10bit的低速链路数据的bit移位，并将所述10bit的低速链路数据进行对齐；
10B/8B解码模块，用于根据8B/10B编码表，恢复出CoaXpress低速链路传输的数据和控制码。
进一步地，还包括：
链路监测模块，用于对不同速度的CoaXpress低速链路数据进行实时监测，包括：监测当前的低速链路数据的速率，监测当前链路数据传输是否出错以及监测当前链路数据是否丢失，并将上述信息发送到串并转换模块。
进一步地，所述链路监测模块对所述CoaXpress低速链路数据进行采样，按照设定的时间频率统计采样后的数据中连续1或者0的个数；
在设定时间内，若采样后的数据中连续1或者0的个数的最小值在2至4之间，则判定当前的链路速率为41.66Mbps；若采样后的数据中连续1或者0的个数的最小值在5至7之间，则判定当前的链路速率为20.83Mbps；
若采样后的数据中连续1或者0的个数的最小值不在2至4之间，也不在5至7之间，则判断链路传输出错；
所述链路监测模块监测连续1或者0的个数的最大值，如果最大值超过设定的阈值，则判断链路信号丢失。
再一方面，本发明还提出了一种计算机可读存储介质，所述计算机程序被处理器执行时，使得所述处理器执行上述的基于FPGA的CoaXpress低速链路数据恢复方法。
本发明的有益效果为：
（1）本发明采用的是异步解码方式，即使用本地时钟采样低速链路数据，然后恢复出其中的数据。因此不需要外部芯片支持CDR功能，也不需要占用FPGA额外的时钟IO资源，对于硬件设计更为简单。
（2）本发明每条链路单独监测解码，支持不同速率的低速链路数据，也能动态切换不同的速率。由于采用异步解码方式，采样时钟保持不变，低速链路速率切换时，也不需要特殊的复位控制，具有更高的灵活性和实用性。
（3）实时数据状态监测，能实时监测信号的丢失(Loss Of Signal，LOS)，链路速率(20.83Mbps和41.66Mbps)，链路错误，bit移位等，同时对每种状态进行相应处理。
附图说明
图1是本发明基于FPGA的CoaXpress低速链路数据恢复系统整体结构图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。
外部CXP PHY接收到的低速链路数据经过FPGA的I/O接口后，进入FPGA内部。FPGA利用本地时钟，对所述不同速度的CoaXpress低速链路数据使用对应倍数A的过采样方式进行数据处理，在本实施例中，FPGA内部采用125MHz时钟进行数据处理，对于20.83Mbps速率进行6倍过采样，对于41.66Mbps进行3倍过采样。低速链路数据进入FPGA内部后被同时送入链路监测模块和过采样模块。
链路监测模块实时监测低速链路数据状态。主要监测信号的丢失(Loss OfSignal, LOS)，链路速率(20.83Mbps或41.66Mbps)，链路错误等。链路监测模块对低速链路数据进行采样，按照设定的时间频率统计采样后的数据连续1或者0的个数。在设定时间内，如果连续1或者0的个数的最小值范围为2~4，则判定当前的链路速率为41.66Mbps，如果连续1或者0的个数的最小值范围在5~7，则判定当前的链路速率为20.83Mbps。如果连续1或者0的个数的最小值不在此范围内，则链路传输出错。同时，还监测连续1或者0的个数的最大值，如果最大值超过给定的阈值，则判定链路信号丢失。链路监测模块将监测到的链路状态送到过采样模块，进行过采样控制。
过采样模块主要使用固定倍数B的过采样的方式，恢复低速链路的串行数据。若倍数A与倍数B一致，则直接基于固定倍数B的过采样方式，恢复低速链路的串行数据；若倍数A与倍数B不一致，则根据倍数A与倍数B之间的关系进行数据抽取，恢复低速链路的串行数据。在本实施例中，此模块采用3倍过采样技术，对低速链路同一数据进行3次采样，根据采样得到3个数据和当前数据边沿，判断使用哪一个采样点，恢复低速链路的串行数据。对于41.66Mbps低速链路，125MHz采样时钟对应着3倍过采样，模块采用的3倍过采样与链路速度相匹配；对于20.83Mbps速率，125MHz采样时钟对应着6倍过采样，此时，对6倍过采样的数据结果进行数据抽取，获得3倍过采样结果，然后进行数据判断，恢复低速链路的串行数据。
通过过采样模块恢复出来的低速链路串行数据被送到串并转换模块。串并转换模块主要进行1:10的串并转换。由于CXP低速链路采用8B/10B编码，进行串并转换后，获得10bit的低速链路数据。同时此模块还受到Comma对齐模块进行bit对齐(bitslip)，从而产生对齐后的10B数据。
Comma对齐模块主要负责对齐串并转换产生的10B数据。此模块根据串并转换模块产生的10B数据，判断Comma字符位置，计算出bitslip移动位置，然后对串并转换模块产生的10B进行bit移位，从而产生Comma对齐的10B数据。此模块实时监测链路数据中的Comma数据，当出现bit移位时，就自动进行校正。
串并转换模块对齐后的10B数据被送到10B/8B解码模块。10B/8B解码模块根据8B/10B编码表，恢复出低速链路传输的数据和控制码。经过10B/8B解码模块后的数据，即为恢复出的CXP低速链路数据。
基于同样的发明构思，本发明还公开一种计算机可读存储介质，计算机可读存储介质中存储有至少一个程序数据，该程序数据用于实现上述的基于FPGA的CoaXpress低速链路数据恢复方法。计算机可读存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种基于FPGA的CoaXpress低速链路数据恢复方法，其特征在于，包括：
FPGA接收不同速度的CoaXpress低速链路数据，利用本地时钟，对所述不同速度的CoaXpress低速链路数据使用对应倍数A的过采样方式进行数据处理；
FPGA对处理后的数据使用固定倍数B的过采样方式，恢复低速链路的串行数据；若所述对应倍数A与所述固定倍数B一致，则直接基于固定倍数B的过采样方式，恢复低速链路的串行数据；若所述对应倍数A与所述固定倍数B不一致，则根据所述对应倍数A与所述固定倍数B之间的关系进行数据抽取，恢复低速链路的串行数据；
FPGA将恢复的低速链路的串行数据转换为并行数据，并进行数据对齐，得到对齐后的数据；
FPGA将对齐后的数据解码，得到恢复出的CoaXpress数据。
2.根据权利要求1所述的基于FPGA的CoaXpress低速链路数据恢复方法，其特征在于，所述FPGA接收不同速度的CoaXpress低速链路数据，利用本地时钟，对所述不同速度的CoaXpress低速链路数据使用对应倍数A的过采样方式进行数据处理，包括：
FPGA接收20.83Mbps低速链路数据和41.66Mbps低速链路数据，利用125MHz的本地时钟进行数据处理；其中，对20.83Mbps低速链路数据，进行6倍过采样处理；对41.66Mbps低速链路数据，进行3倍过采样处理。
3.根据权利要求1所述的基于FPGA的CoaXpress低速链路数据恢复方法，其特征在于，所述FPGA对处理后的数据使用固定倍数B的过采样方式，恢复低速链路的串行数据；若所述对应倍数A与所述固定倍数B一致，则直接基于固定倍数B的过采样方式，恢复低速链路的串行数据；若所述对应倍数A与所述固定倍数B不一致，则根据所述对应倍数A与所述固定倍数B之间的关系进行数据抽取，恢复低速链路的串行数据，包括：
FPGA对处理后的数据使用3倍过采样方式，恢复低速链路的串行数据；对于41.66Mbps低速链路数据，所述3倍过采样方式与链路速度相匹配；对于20.83Mbps低速链路数据，FPGA本地时钟对应6倍过采样，则进行数据抽取，获得3倍过采样的结果。
4.根据权利要求1所述的基于FPGA的CoaXpress低速链路数据恢复方法，其特征在于，所述FPGA将恢复的低速链路的串行数据转换为并行数据，并进行数据对齐，得到对齐后的数据，包括：
FPGA将恢复的低速链路的串行数据转换进行1:10的串并转换，得到10bit的低速链路数据；
FPGA根据Comma字符计算所述10bit的低速链路数据的bit移位，并将所述10bit的低速链路数据进行对齐。
5.根据权利要求1所述的基于FPGA的CoaXpress低速链路数据恢复方法，其特征在于，所述FPGA将对齐后的数据解码，得到恢复出的CoaXpress数据，包括：
FPGA根据8B/10B编码表，恢复出CoaXpress低速链路传输的数据和控制码。
6.根据权利要求1所述的基于FPGA的CoaXpress低速链路数据恢复方法，其特征在于，还包括：
FPGA接收不同速度的CoaXpress低速链路数据后，对所述不同速度的CoaXpress低速链路数据进行实时监测，包括：监测当前的低速链路数据的速率，监测当前链路数据传输是否出错以及监测当前链路数据是否丢失。
7.一种基于FPGA的CoaXpress低速链路数据恢复系统，用于对如权利要求2所述的CoaXpress低速链路数据进行恢复，其特征在于，包括：
过采样模块，使用3倍过采样方式，恢复低速链路的串行数据；对于41.66Mbps低速链路数据，所述3倍过采样方式与链路速度相匹配；对于20.83Mbps低速链路数据，FPGA本地时钟对应6倍过采样，则进行数据抽取，获得3倍过采样的结果；
串并转换模块，用于将恢复的低速链路的串行数据转换进行1:10的串并转换，得到10bit的低速链路数据；
Comma对齐模块，用于根据Comma字符计算所述10bit的低速链路数据的bit移位，并将所述10bit的低速链路数据进行对齐；
10B/8B解码模块，用于根据8B/10B编码表，恢复出CoaXpress低速链路传输的数据和控制码。
8.根据权利要求7所述的基于FPGA的CoaXpress低速链路数据恢复系统，其特征在于，还包括：
链路监测模块，用于对不同速度的CoaXpress低速链路数据进行实时监测，包括：监测当前的低速链路数据的速率，监测当前链路数据传输是否出错以及监测当前链路数据是否丢失，并将上述信息发送到串并转换模块。
9.根据权利要求8所述的基于FPGA的CoaXpress低速链路数据恢复系统，其特征在于，所述链路监测模块对所述CoaXpress低速链路数据进行采样，按照设定的时间频率统计采样后的数据中连续1或者0的个数；
在设定时间内，若采样后的数据中连续1或者0的个数的最小值在2至4之间，则判定当前的链路速率为41.66Mbps；若采样后的数据中连续1或者0的个数的最小值在5至7之间，则判定当前的链路速率为20.83Mbps；
若采样后的数据中连续1或者0的个数的最小值不在2至4之间，也不在5至7之间，则判断链路传输出错；
所述链路监测模块监测连续1或者0的个数的最大值，如果最大值超过设定的阈值，则判断链路信号丢失。
10.一种计算机可读存储介质，其特征在于，所述计算机程序被处理器执行时，使得所述处理器执行如权利要求1至6中任一项所述的基于FPGA的CoaXpress低速链路数据恢复方法。
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