CN116226032A - 用于ddr存储器的读控制系统 - Google Patents

Abstract

本申请公开用于DDR存储器的读控制系统，读控制系统包括MCU、片外cache、以及DDR接口控制器；读控制系统被配置为读取DDR存储器；DDR存储器用于存储像素数据；DDR接口控制器与MCU读控制系统外部的DDR存储器连接，DDR接口控制器用于按照第一预设操作模式从DDR存储器读取像素数据；片外cache内设多条缓存行；片外cache通过DDR接口控制器读取像素数据，并将读取的像素数据暂存到对应一条缓存行内，当读取到的多行像素数据填满所有缓存行时，确定获取到一个检测窗口所覆盖的像素数据；每条缓存行都与MCU连接，以使MCU同时读取到各条缓存行内的像素数据，或先后读取到相应一条缓存行内的像素数据；其中，MCU是按照第二预设操作模式读取每条缓存行内的像素数据。

Description

用于DDR存储器的读控制系统

技术领域

本发明涉及存储器控制设计的技术领域，具体涉及用于DDR存储器的读控制系统。

背景技术

传统的国产化机器人主控MCU是在一块芯片上集成了CPU、ROM、RAM、各种I/O接口和基本功能单元(定时器/计数器等)，随着集成电路和地图标注的信息规模的迅速发展，传统MCU已经难以满足语义资源丰富的图像信息的存储要求，不利于像素数据的高效传输要求，双倍数据速率(Double Data Rate，DDR)存储器与传统的单数据速率存储器相比，DDR存储器技术实现了一个时钟周期内进行两次读写操作，即在时钟的上升沿和下降沿时分别执行一次读写操作。DDR存储器所具有的速度优势可以迎合这一高效传输要求。

但是，在现有技术的相关存储技术领域，传统MCU单核架构中没有专用的DDR接口，MCU内核访问其外部的DDR存储，需要内嵌DDR控制器，会使得MCU面积增加，芯片成本升高，也不利于MCU加快应用DDR存储器遍历到检测窗口范围内覆盖的图像像素信息。

发明内容

本申请公开用于DDR存储器的读控制系统，具体的技术方案如下：

用于DDR存储器的读控制系统，读控制系统包括MCU、片外cache、以及DDR接口控制器；读控制系统被配置为读取DDR存储器；DDR存储器用于存储像素数据；DDR接口控制器与MCU读控制系统外部的DDR存储器连接，DDR接口控制器用于按照第一预设操作模式从DDR存储器读取像素数据；片外cache内设多条缓存行；片外cache通过DDR接口控制器读取像素数据，并将读取的像素数据暂存到对应一条缓存行内，当读取到的多行像素数据填满所有缓存行时，确定获取到一个检测窗口所覆盖的像素数据；一条缓存行缓存的像素数据是检测窗口在一帧图像表面内框定的一行像素数据；检测窗口是配置为在一帧图像表面进行像素数据遍历的可滑动方框，检测窗口的尺寸与缓存行的条数相关联；每条缓存行都与MCU连接，以使MCU同时读取到各条缓存行内的像素数据，或先后读取到相应一条缓存行内的像素数据；其中，MCU是按照第二预设操作模式读取每条缓存行内的像素数据；其中，MCU、片外cache、以及DDR存储器不制造在同一硅片上。

进一步地，片外cache还包括多路选择单元，多路选择单元与DDR接口控制器连接；DDR接口控制器与DDR存储器建立数据信号和地址信号的通信，DDR接口控制器用于将地址信号转换为对应一条缓存行的地址值，再将转换出的地址值传输给多路选择单元；DDR接口控制器还以窗口行为单位将数据信号传输给多路选择单元；其中，窗口行表示检测窗口在一帧图像表面内框定的一行像素数据，当检测窗口在一帧图像表面框定新的区域时，DDR接口控制器以窗口行为单位向多路选择单元储传输新的数据信号；多路选择单元，用于依据DDR接口控制器转换出的地址值，选择当前需要缓存的缓存行，再将所述数据信号传输给当前需要缓存的缓存行，以建立起所述当前需要缓存的缓存行与DDR存储器的数据通道，并使能MCU开始读取所述当前需要缓存的缓存行内的像素数据。

进一步地，检测窗口的尺寸是以一帧图像中的像素点为单元进行计量；检测窗口在一帧图像的列方向上的尺寸等于其所覆盖的图像的行数，检测窗口在一帧图像的列方向上的尺寸等于所述片外cache内设的缓存行的数量。

进一步地，所述DDR接口控制器包括DDR接口数据控制模块和DDR接口地址控制模块；DDR接口地址控制模块使用地址译码器构成，地址译码器用于将地址信号映射成对应一条缓存行中的存储单元的地址值以及寻址控制信号以达到转换的目的，寻址控制信号用于控制所述多路选择单元选通对应一条缓存行与DDR接口数据控制模块之间的数据通道；所述DDR接口数据控制模块包括缓存寄存器组，缓存寄存器组用于按照第一预设操作模式缓存所述数据信号，实现以所述窗口行为单位存储所述数据信号，其中，所述数据信号包括一帧图像当中先后被读取的对应行对应列处的像素数据，且位于所述检测窗口覆盖的范围内。

进一步地，所述DDR存储器包括读控制寄存器、读地址寄存器、读数据寄存器、以及读状态寄存器；除了存储像素数据之外，所述DDR存储器通过读控制寄存器确定所述第一预设操作模式，还通过读状态寄存器存放用于表示当前读取结果的各种工作状态信息，还通过读数据寄存器暂存待读取的数据信号，还通过读地址寄存器暂存待译码的地址信号，以实现所述片外cache在目标系统总线协议下对所述DDR存储器的读操作控制。

进一步地，所述MCU包括MCU内核和MCU接口控制逻辑；MCU接口控制逻辑是基于所述MCU内核访问总线的需求所设计的逻辑，所述MCU内核和所述片外cache都是根据目标系统总线协议处理，以在执行访问操作之前确定所述片外cache的缓存行的数量、每条缓存行的地址信息、每条缓存行的容量、以及当前需要访问的缓存行，实现MCU内核对所述片外cache的读操作控制。

进一步地，所述目标系统总线协议规定的读操作包括burst读操作和single读操作；所述MCU内核通过使用所述MCU接口控制逻辑对所述片外cache内设的每条缓存行进行single读操作或进行burst读操作；所述片外cache通过所述DDR接口数据控制模块对所述DDR存储器进行burst读操作。

进一步地，所述MCU内核每次接收到所述地址译码器映射出来的目标地址值对应的信号，所述MCU内核通过所述MCU接口控制逻辑遍历每条缓存行；若所述目标地址值存在于当前遍历的一条缓存行中，则从当前遍历的一条缓存行中读取所述目标地址内存储的像素数据；若所述目标地址值不存在于所述片外cache内的所有缓存行中，则触发所述片外cache通过所述DDR接口控制器一次性从所述DDR存储器中读取出一个单位访问长度的像素数据及其地址值，并存储到对应的缓存行内；一个单位访问长度等于一次burst读操作下所达到的突发长度；其中，所述第一预设操作模式是burst读操作。

进一步地，所述DDR接口控制器还包括中断寄存器；在所述片外cache通过所述DDR接口控制器一次性从所述DDR存储器中读取出一个单位访问长度的像素数据的情况下，所述DDR接口控制器将所述一个单位访问长度的像素数据在所述片外cache内的第一个缓存地址配置为最早被所述MCU读取的一条缓存行中的首地址，同时，中断寄存器向所述MCU内核传输中断信号以确定所述MCU内核当前最早被读取的一条缓存行的首地址；其中，所述一个单位访问长度的像素数据在所述片外cache内的第一个缓存地址被插入所述MCU内核的中断向量表，并为所述MCU内核配置出各条缓存行的读操作优先级

进一步地，每条缓存行中的连续地址单元的数量是相等，而且，每个地址单元设置的数据位宽是相等，以使所述片外cache是由多行多列的数据块组成，其中，地址单元是所述存储单元；每条缓存行中的连续地址单元的数量是大于或等于所述单位访问长度；每个地址单元存储的数据都是预设数据位宽的像素数据；其中，每个地址单元存储的数据存储容量相等。

进一步地，在所述读控制系统计数的一个时钟周期内，所述MCU对所述片外cache执行burst读操作所读取的像素数据的数量等于，所述MCU对所述片外cache执行single读操作所读取到的像素数据的数量；所述MCU以同一操作模式对片外存储器进行访问的情况下，所述MCU从所述片外cache获取数据是快于所述MCU内核从所述DDR存储器获取数据；所述MCU以第二预设操作模式从所述DDR存储器获取数据的速率是等于所述片外cache以第二预设操作模式从所述DDR存储器获取数据的速率；其中，第二预设操作模式是burst读操作或single读操作。

与现有技术相比，本申请不将DDR存储器、cache和MCU内核集成在同一片上系统，而是将DDR存储器、片外cache和DDR接口控制器都设置为MCU的外部设备，发挥MCU对外部挂载的DDR存储器开发应用的灵活性，使得DDR接口控制器作为DDR存储器与片外cache之间的通信接口媒介，基于总线协议加速所述片外cache对检测窗口在单帧图像内框定的像素数据的逐行逐列遍历，再基于相应的总线协议将遍历的结果传输给MCU，则MCU在对外部图像存储器访问设计时不需要针对性地进行片内接口控制模块的设计，而是通过片外连接逻辑合适的接口控制设备来完成相匹配的窗口像素环境下的搜索工作，成本较低，还可以保证像素数据在合理的数量范围内被总线快速获取；不会因为存储器的接口控制单元的缺失对MCU的窗口图像处理计算应用程序开发造成了很大的限制。

结合DDR接口控制器内部的地址译码器对DDR存储器发出的地址信号的映射和DDR接口控制器内部的缓存单元对数据信号的暂存，可以依次选择所述片外cache内各条缓存行以形成MCU、片外cache、DDR接口控制器以及DDR存储器之间的数据通道，实现MCU内核通过更少的片内接口和更少的片内缓存来对单帧图像中被检测窗口覆盖的每行像素数据进行遍历，又由于DDR接口控制器内部逻辑是配合所述片外cache内部的多路选择单元选择需要访问的数据通道，所以，所述读控制系统利用数据信号和地址信号进行交互和选择性读取能够被检测窗口框定的一行或多行像素数据，适应图像检测算法的遍历场景；降低了MCU外部的DDR存储器的读写设计和应用复杂度。

附图说明

图1为一种实施例公开用于DDR存储器的读控制系统的示意性框图。

图2为一种实施例公开DDR接口控制器与DDR存储器之间的连接关系示意性框图。

实施方式

以下各实施例的说明是参考附加的图式，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。

本申请的说明书和权利要求书以及上述附图中的述语“第一”、“第二”、“第三”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应当理解，这样描述的对象在适当情形下可以互换。此外，术语“包括”和“具有”以及他譬的变形，意图在于覆盖不排他的包含。

本申请说明书中使用的术语仅用来描述特定实施方式，而并不意图显示本申请的概念。除非上下文中有明确不同的意义，否则，以单数形式使用的表达涵盖复数形式的表达。在本申请说明书中，应理解，诸如“包括”、“具有”以及“含有”等术语意图说明存在本申请说明书中揭示的特征、数字、步骤、动作或其组合的可能性，而并不意图排除可存在或可添加一个或多个其他特征、数字、步骤、动作或其组合的可能性。附图中的相同参考标号指代相同部分。附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本申请不限于此。为更进一步阐述本申请为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施例，对依据本申请提出的用于DDR存储器的读控制系统，其具体实施方式、结构、特征及其功效，详细说明如下。

作为一种实施例，公开用于DDR存储器的读控制系统，如图1所示，读控制系统包括MCU、片外cache、以及DDR接口控制器；读控制系统被配置为读取DDR存储器，DDR存储器用于存储像素数据，则读控制系统可以通过内设接口处挂载的总线与DDR存储器进行像素数据交互，让MCU在减少设置内嵌专用接口的情况下获取图像当中的像素数据。DDR接口控制器与读控制系统外部的DDR存储器连接，DDR接口控制器用于按照第一预设操作模式从DDR存储器读取像素数据，这里的第一预设操作模式是由DDR接口控制器或MCU内设的取指接口设置，能够在总线一对一地连接DDR接口控制器和DDR存储器，也可以在总线一对一地连接片外cache和MCU的情况下实施。所述片外cache内设多条缓存行，以使每条缓存行至少缓存一帧图像当中被所述检测窗口框定的一行像素数据。所述片外cache通过DDR接口控制器读取像素数据，并将读取的像素数据暂存到对应一条缓存行内，为了满足遍历图像的需求和充分利用一条缓存行，当前被读取的一条缓存行需要被像素数据填满并及时将存储的像素数据送往所述MCU；当读取到的多行像素数据填满所有缓存行时，确定获取到一个检测窗口所覆盖的像素数据；一条缓存行缓存的像素数据是检测窗口在一帧图像表面内框定的一行像素数据；检测窗口是配置为在一帧图像表面进行像素数据遍历的可滑动方框，检测窗口的尺寸与缓存行的条数相关联，具体与检测窗口的尺寸的计量单位相关联。每条缓存行都与MCU连接，以使MCU同时读取到各条缓存行内的像素数据，达到并行传输一个检测窗口内覆盖的像素数据的效果，或先后读取到相应一条缓存行内的像素数据以达到逐个像素点遍历的效果；其中，每条缓存行都配置供外部设备操作的首地址值并能够映射为对应的地址信号，以使得MCU能够根据对应映射的地址信号可以逐条缓存行地进行读取操作。MCU是按照第二预设操作模式读取每条缓存行内的像素数据，第二预设操作模式是由专门的寄存器配置，且与MCU和DDR存储器所挂载的总线相关，对MCU、片外cache、以及DDR存储器之间的数据通道的时序功能配置。

所述MCU可以通过目标系统总线(例如SPI总线、I2C总线、DDR总线等)与每条缓存行建立通信关系，以目标系统总线进行多个窗口行的像素数据的并行传输或串行传输，以满足各种时序条件下的图像处理算法需求，MCU与其片外的多条缓存行之间的像素数据交互作用。一般地，为了满足一定程度的图像处理需求（至少可以对检测窗口内框定的像素数据进行矩阵乘法、卷积运算），所述MCU内部的逻辑资源主要包括逻辑控制区块、时钟网络、数字信号处理资源(DSP核)和MCU接口控制逻辑，其中，逻辑控制区块包括显示查找表、加法器、寄存器等等，但不包括SRAM存储单元以减小晶圆面积，在本实施例公开的读控制系统中采用片外cache代替以发挥MCU与外部的DDR存储器之间的数据缓存作用，而且能够通过灵活配置片外cache通过DDR接口控制器内的逻辑控制资源适应所述检测窗口单次遍历像素数据的范围。

需要说明的是，MCU、片外cache、以及DDR存储器不制造在同一硅片上，以使MCU、片外cache、以及DDR存储器不构成同一片上系统；优选地，DDR接口控制器、MCU、片外cache、以及DDR存储器都没有集成到同一片上系统内；或者，DDR接口控制器与片外cache集成到同一片上系统内。

与现有技术相比，本实施例不将DDR存储器、cache和MCU内核集成在同一片上系统，而是将DDR存储器、片外cache和DDR接口控制器都设置为MCU的外部设备，发挥MCU对外部挂载的DDR存储器开发应用的灵活性，使得DDR接口控制器作为DDR存储器与片外cache之间的通信接口媒介，基于总线协议加速所述片外cache对检测窗口在单帧图像内框定的像素数据的逐行逐列遍历，再基于相应的总线协议将遍历的结果传输给MCU，则MCU在对外部图像存储器访问设计时不需要针对性地进行片内接口控制模块的设计，而是通过片外连接逻辑合适的接口控制设备来完成相匹配的窗口像素环境下的搜索工作，成本较低，还可以保证像素数据在合理的数量范围内被总线快速获取；不会因为存储器的接口控制单元的缺失对MCU的窗口图像处理计算应用程序开发造成了很大的限制。

作为一种实施例，如图1所示，片外cache还包括多路选择单元，多路选择单元与DDR接口控制器连接；DDR接口控制器与DDR存储器建立数据信号和地址信号的通信，DDR接口控制器用于将地址信号转换为对应一条缓存行的地址值，再将转换出的地址值传输给多路选择单元；DDR接口控制器还以窗口行为单位将数据信号传输给多路选择单元；DDR接口控制器在本实施例中起到对数据信号和地址信号的解析和转换作用，而且遵守目标系统总线协议以使片外cache能够对DDR存储器执行第一预设操作模式。所述窗口行表示检测窗口在一帧图像表面内框定的一行像素数据，是一帧图像当中的一行中被实时框定的一部分，一帧图像的一行以及窗口行所包含的像素数据的个数都是预先配置；当所述检测窗口在一帧图像表面框定新的区域时，DDR接口控制器以窗口行为单位向多路选择单元储传输新的数据信号。数据信号和地址信号是来源于DDR存储器的外挂的DDR总线（归属于目标系统总线），构成所述片外cache与DDR存储器之间的交互通道；其中，DDR接口控制器可以是一种接口，包括地址总线、数据总线、控制信号线等，能够起到连接控制寄存器、状态寄存器和读数据寄存器的作用，从终端设备的角度看，可以相当于一种连接器，连接不同的设备，实现对相应的数据寄存器的访问。

多路选择单元，用于依据DDR接口控制器转换出的地址值，选择当前需要缓存的缓存行，再将所述数据信号传输给当前需要缓存的缓存行，以建立起所述当前需要缓存的缓存行与DDR存储器的数据通道，进而形成所述MCU、所述片外cache与所述DDR存储器的数据通道，可以使能所述MCU开始读取所述当前需要缓存的缓存行内的像素数据。如图1所示，所述片外cache的内部设置4条缓存行，自上而下依次表示为cacheline1、cacheline2、cacheline3、cacheline4；多路选择单元分别与cacheline1、cacheline2、cacheline3、cacheline4连接，DDR接口控制器输出给多路选择单元的所述转换出的地址值，可以是cacheline1、cacheline2、cacheline3、cacheline4当中的当前需要缓存的地址区间或首地址值，建立起所述片外cache与DDR存储器的数据通道，多路选择单元中建立的每一路数据通道均是DDR存储器与每条缓存行的读写数据的通道，多路选择单元采用多路选择器时，所述转换出的地址值用于控制相关的输入输出端口切换选择一路数据通道，以实现所述片外cache通过所述DDR接口控制器在该路数据通道对所述DDR存储器的读、写和控制。

如图1所示，所述片外cache中每条缓存行都是设置4个存储单元，在每条缓存行中，最左端的存储单元是所述数据信号在该条缓存行中最先输入的存储单元，最右端的存储单元是所述数据信号在该条缓存行中最先被所述MCU读取的存储单元；所述片外cache是以矩阵形式设置的寄存器组（每个寄存器等效于一个存储单元），构成一套完整的、可重复使用的控制逻辑，具有良好的结构性、可复用性和可扩展性。这种类型的寄存器组可以为所述MCU实现各种复杂图像处理的控制逻辑提供检测窗口条件下的数据源，可以执行数学矩阵的运算、卷积函数的运算等。

具体地，所述检测窗口的尺寸是以一帧图像中的像素点为单元进行计量；所述检测窗口在一帧图像的列方向上的尺寸等于其所覆盖的图像的行数，检测窗口在一帧图像的列方向上的尺寸等于片外cache内设的缓存行的数量。如图1所示，片外cache内设的缓存行是4行，则所述检测窗口在一帧图像的列方向上的尺寸等于4个像素点，即4个像素数据，在一帧图像中可以使用像素坐标表示像素点或像素数据，一条缓存行的一个存储单元用于存储一个像素点或一个像素数据，图1所示的片外cache内可以一次性填满16个像素点，即为所述MCU缓存4乘4的检测窗口所框定的像素数据。在此基础上可以在MCU内使用乘加器来对4乘4的检测窗口所框定的像素数据实施旋转矩阵和平移向量运算，由于片外cache支持被外部像素数据刷新，所以MCU可以对4乘4的检测窗口所框定的像素数据进行不断迭代调整，从而得到比较准确的计算结果。

作为一种实施例，如图1所示，所述DDR接口控制器包括DDR接口数据控制模块和DDR接口地址控制模块，DDR接口数据控制模块和DDR接口地址控制模块之间存在电气连接关系，包括但不限于共享同一时钟源，以实现DDR接口数据控制模块对所述片外cache内的多路选择单元输出数据信号的同时，DDR接口地址控制模块对所述片外cache内的多路选择单元输出地址信号。所述DDR接口数据控制模块包括缓存寄存器组，缓存寄存器组用于按照第一预设操作模式缓存所述数据信号，实现以所述窗口行为单位存储所述数据信号；在本实施例中，所述数据信号包括一帧图像当中先后被读取的对应行对应列处的像素数据，且位于所述检测窗口覆盖的范围内，可以来源于视觉传感器采集的像素数据并实时保存在DDR存储器内。结合图2可知，DDR接口地址控制模块使用地址译码器构成，地址译码器用于将地址信号映射成对应一条缓存行中的存储单元的地址值以及寻址控制信号以达到转换的目的，寻址控制信号用于控制所述多路选择单元选通对应一条缓存行与DDR接口数据控制模块之间的数据通道。地址译码器用于将地址信号译码为所需缓存的一条缓存行的地址值，为了方便MCU访问，也可以配置为MCU在所述片外cache内所占用的空间地址值，即译码出对应条缓存行的地址区间及其像素数据容量、以及用于索引不同条缓存行的寻址控制信号，进而所述多路选择单元可以将所述缓存寄存器组内存储的各个像素数据及其地址值传输到对应缓存行的存储单元中，地址译码器也可以将地址信号的译码结果加载到所述目标系统总线中以传输到所述MCU内，以实现所述MCU对cacheline1、cacheline2、cacheline3、cacheline4的读、写与控制，不会影响到所述MCU的运行，也不会占用所述MCU的片内总线，有助于提高读写速度。从而本实施例通过所述DDR接口控制器与所述片外cache分别为所述DDR存储器与所述MCU充当读/写缓存，再结合各种总线协议的配套设计，总体的读/写速度会提高数倍。

进一步，地址译码器还用于动态配置的所述片外cache内被选通的缓存行的数量，为了实现地址分段和映射，可使用一个顶层索引表，来映射出每条缓存行；然后，使用一个次级地址表，来将每条缓存行的每一部分存储单元映射为具体的地址值；最后，根据寻址控制信号，所述片外cache和所述MCU在次级地址表中查询对应的地址值，从而实现对缓存行的分段和映射。

作为一种实施例，结合图2可知，所述DDR存储器包括读控制寄存器、读地址寄存器、读数据寄存器、以及读状态寄存器；除了存储外部视觉传感器（摄像头）采集的像素数据之外，所述DDR存储器通过读控制寄存器确定所述第一预设操作模式，还通过读状态寄存器存放用于表示当前读取结果的各种工作状态信息，这里的工作状态信息是第一预设操作模式或第二预设操作模式下循环出现的状态机状态信息；所述DDR存储器还通过读数据寄存器暂存待读取的数据信号以传输给所述所述缓存寄存器组，还通过读地址寄存器暂存待译码的地址信号以传输给所述地址译码器，以实现所述片外cache在目标系统总线协议下对所述DDR存储器的读操作控制。从而配合所述DDR存储器与所述片外cache的特性，确保提升、平衡与稳定所述DDR接口控制器的读/写作业效能。

综上，所述片外cache结合DDR接口控制器内部的地址译码器对DDR存储器发出的地址信号的映射和DDR接口控制器内部的缓存单元对数据信号的暂存，可以依次选择所述片外cache内各条缓存行以形成MCU、片外cache、DDR接口控制器以及DDR存储器之间的数据通道，实现MCU内核通过更少的片内接口和更少的片内缓存来对单帧图像中被检测窗口覆盖的每行像素数据进行遍历，又由于DDR接口控制器内部逻辑是配合所述片外cache内部的多路选择单元选择需要访问的数据通道，所以，所述读控制系统利用数据信号和地址信号进行交互和选择性读取能够被检测窗口框定的一行或多行像素数据，适应图像检测算法的遍历场景；降低了MCU外部的DDR存储器的读写设计和应用复杂度。

作为一种实施例，如图1所示，所述MCU包括MCU内核和MCU接口控制逻辑；MCU接口控制逻辑是基于所述MCU内核访问总线的需求所设计的逻辑；MCU内核所需访问的总线，在所述MCU内部是属于片内系统总线（例如，AHB总线或AXI总线），在所述MCU的外部是属于目标系统总线（例如，DDR总线等）。所述MCU内核和所述片外cache都是根据目标系统总线协议处理，以在执行访问操作之前确定所述片外cache的缓存行的数量、每条缓存行的地址信息、每条缓存行的容量、以及当前需要访问的缓存行，这些缓存行的特性具体是所述MCU接口控制逻辑从所述目标系统总线中解析获得，实现所述MCU内核对所述片外cache的读操作控制，包括触发所述MCU内核通过所述MCU接口控制逻辑同时读取到各条缓存行内的像素数据，有效的提升MCU应用DDR存储器遍历所述检测窗口范围内覆盖的图像信息的速度。

需要说明的是，在本实施例中，所述MCU可以由专用控制逻辑组成；所述MCU可以是单核心或多核心的运算处理结构。所述MCU的读请求指令都是由MCU接口控制逻辑所控制，并且遵循MCU支持的访问总线协议的时序特征，以保障所述MCU内核正常访问所述片外cache，所述MCU一般通过单次传输操作的方式访问外部的存储器。

优选地，所述目标系统总线协议规定的读操作包括burst读操作和single读操作；所述MCU内核通过使用所述MCU接口控制逻辑对所述片外cache内设的每条缓存行进行single读操作或进行burst读操作，实现第二预设操作模式；所述片外cache通过所述DDR接口数据控制模块对所述DDR存储器进行burst读操作，实现第一预设操作模式。

需要说明的是，burst读操作是一种访问存储器时，主机可以连续读取/写入多个字的读操作。它利用存储器之间的线性关系，通过在burst读操作开始时提供第一个地址，然后在读取过程中传输n-1个地址来减少访问所需的周期数，其中，n是一个突发长度，即一次burst读操作下所达到的突发长度；burst读操作改善存取速度，并增加读控制系统性能；single读操作是一种只读取存储器中单个字的数据传输方式，只需要提供一个地址，一次single读操作下所达到的单次长度，小于一次burst读操作下所达到的突发长度。single读操作最常用于从外部存储器或内部存储器中获取随机数据，这种操作可以加快特定像素数据处理程序所需的时间，以提高系统性能。

需要说明的是，DDR SDRAM（简称为DDR）双倍速率同步动态随机存储器，DDR存储器可以通过DDR接口与所述片外cache建立电气连接关系，以将所述MCU外部的访存空间（各条缓存行）设置成双倍数据速率内存系统。DDR存储器的DDR接口可以在不改变系统最大信号频率的情况下显着提高数据传输速率；即使数据信号的最大频率增加了两倍，DDR信号使外部的访问设备也能够在保持当前可行的最大时钟频率的同时将吞吐量提高一倍。

在本实施例中，cache存储器，简称为cache，用于缓存所述MCU从所述DDR存储器内所需读取的数据、以及所述MCU所需写入述DDR存储器的数据，则所述MCU可以通过cache存储器来间接（代替目标片内存储器发挥数据缓存作用）访问所述DDR存储器，每次可以直接从cache存储器读取所需访问的数据当中的一部分（相当于原本存储于所述DDR存储器内的一段指令集当中的若干条指令，若干条指令是预先被读取到cache存储器），当然所述MCU也可以将少部分指令写入cache存储器内以起到数据备份的作用。值得注意的是，cache存储器的接口所支持的输入速率与其输出速率最好不存在差异，则不需要在所访问cache存储器的设备中设置数据缓冲区来平衡这一差异，减少访问控制逻辑的复杂度。

作为一种实施例，所述MCU内核每次接收到所述地址译码器映射出来的目标地址值对应的信号，所述MCU内核通过图1所表示的MCU接口控制逻辑遍历每条缓存行，具体是通过遍历缓存行内各个存储单元中存储的地址值来反馈是否成功遍历到所需访问的像素数据。在本实施例中，所述MCU内核利用所述地址译码器映射出来的目标地址值对应的信号去访问数据时，所述MCU内核会先在在所述片外cache中对应缓存行中查找目标地址值；当所述片外cache中没有所述MCU所需访问的目标地址值时，才启动所述片外cache通过所述DDR接口控制器访问所述DDR存储器，从而加快所述MCU内核的访问速率。这里的目标地址值可以是DDR存储器内的地址值，可以进一步映射为所述片外cache中对应缓存行中的存储单元的地址值。

所述MCU内核每次从所述片外cache读取目标地址值之前，依次对图1所示的各条缓存行cacheline1、cacheline2、cacheline3以及cacheline4进行地址数据索引，包括按照索引号由小到大的顺序（例如图1中的自上而下，由cacheline1至cacheline4的遍历顺序）依次索引各条缓存行；并在当前一条缓存行中按照地址值由小到大的顺序依次索引各个存储单元，例如在同一缓存行内自右向左遍历各个小方框；然后换行继续索引下一条缓存行中的存储单元，这里的下一条缓存行是索引号更大的一条缓存行，例如在遍历完缓存行cacheline1的各个存储单元后，切换为开始遍历cacheline2。

若所述目标地址值存在于当前遍历的一条缓存行中，则从当前遍历的一条缓存行中读取所述目标地址内存储的像素数据；为了便于MCU内核对于所述片外cache当中的各个存储单元的寻址，可以使用所述MCU接口控制逻辑挂载的地址总线(可以是AHB总线等片内总线规定出来)来指定每个存储单元的地址，然后使用数据总线(可以是AHB总线等片内总线规定出来)来传送需要写入或读取的数据。需要说明的是，所述MCU内核可以将索引数据和地址在其中存储起来；此外，所述MCU接口控制逻辑还可以使用索引寄存器和寻址寄存器来存放相应的数据，并且可以使用片内总线与MCU内核进行通信，实现对索引数据和寻址的控制。此外，所述MCU接口控制逻辑还可以使用一组控制信号线，来指示当前的操作模式（例如突发写入还是单次读取），以及当前寄存器、存储单元的地址。

若所述目标地址值不存在于所述片外cache内的所有缓存行中，则触发所述片外cache通过所述DDR接口控制器一次性从所述DDR存储器中读取出一个单位访问长度的像素数据及其地址值（来源于DDR存储器的地址值），并存储到对应的缓存行内以更新掉原来存在的像素数据及其地址值，由于一个单位访问长度等于一次burst读操作下所达到的突发长度，所述第一预设操作模式是burst读操作，所以所述片外cache是被所述DDR接口控制器配置为通过burst读操作的方式从所述DDR存储器中读取出一个单位访问长度的像素数据，以刷新所述片外cache内对应缓存行内的像素数据。在更新掉对应缓存行中的数据后，通知所述MCU内核读取更新后的缓存行中的数据（也可视为当前索引的一条缓存行中的数据），并判断当前索引的一条缓存行中的地址值中是否存在所需访问的像素数据，是则确定地址匹配并确定索引完成，但不一定遍历完整条缓存行；否则确定缓存丢失，需要继续触发所述片外cache进一步地从所述DDR存储器中读取出新的一个单位访问长度的像素数据及其地址值，如此重复更新和索引，直至所述MCU从当前索引的一条缓存行中读取所需目标地址值并获得对应的像素数据，所述MCU内核确定获得有效的数据和匹配的地址。在本实施例中，整个索引过程中可以视为由所述MCU接口控制逻辑发出相应的访问命令以控制完成。

需要说明的是，所述单位访问长度等于突发长度，突发长度优选为64个、32个、16个、8个、或4个。突发长度表示一次burst读操作下传输的连续的地址单元的数量。burst读操作有所述DDR接口控制器内设的专用寄存器进行工作模式的配置。所述片外cache对所述DDR存储器的访问是基于AHB协议或AXI协议设计，以使所述片外cache对所述DDR存储器的读操作是burst读操作；同理地，所述MCU对所述片外cache的访问是基于AHB协议或AXI协议设计，以使所述MCU对所述片外cache的读操作是burst读操作或single读操作。

在前述实施例的基础上，所述DDR接口控制器还包括中断寄存器，位于所述片外cache之外，需要与所述片外cache保持地址信号交互；在所述片外cache通过所述DDR接口控制器一次性从所述DDR存储器中读取出一个单位访问长度的像素数据的情况下，实际上也读取到所述目标地址值，此时，所述DDR接口控制器将所述一个单位访问长度的像素数据在所述片外cache内的第一个缓存地址配置为最早被所述MCU读取的一条缓存行中的首地址，如图1的一条缓存行cacheline1的最右端的存储单元在所述片外cache内的地址，可以表示为首地址值；同时，所述中断寄存器向所述MCU内核传输中断信号以确定所述MCU内核当前最早被读取的一条缓存行的首地址，其中，所述一个单位访问长度的像素数据在所述片外cache内的第一个缓存地址被插入所述MCU内核的中断向量表，并为所述MCU内核配置出各条缓存行的读操作优先级。所述中断寄存器在所述DDR接口控制器内主要是连接一些组合逻辑电路的输出端来实现中断信号的配置和发送，组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。所述中断寄存器用于将各条缓存行的中断信号（对应为各条缓存行的第一个缓存地址对应的控制信号，具体是来源于图2所示的读控制寄存器和读状态寄存器，能够在组合逻辑的处理下有序输出）按照规定的优先级映射到所述MCU内核的中断向量表中。因此在所述MCU内核通过所述MCU接口控制逻辑并行读取多条缓存行时，能够提前确定出将所述MCU的外部设备多个地址空间，并由所述MCU接口控制逻辑映射为多条数据信号总线，再由中断寄存器裁决优先读取其中一条或多条缓存行，且可以优先读取到一条缓存行的其中一个或多个存储单元，从而实现MCU内核对各条缓存行的优先级的控制。

在缓存行的一实施例中，每条缓存行由多个存储单元组成，在一条缓存行内将空闲的一个以上的存储单元形成一队列，当使用中的存储单元被所述多路选择单元排入时，会被排入所述队列的最后位（缓存行在图1的最左端存储单元），当所述MCU需读取存储单元时，将所述队列的最前位的存储单元（缓存行在图1的最右端存储单元，作为所述第一个缓存地址）取出使用，形成所述读操作优先级。减少占用MCU内部总线，有助于提高读写速度，进而加快特定像素数据处理程序所需的时间，以提高系统性能。

在一些实施例中，每条缓存行中的连续地址单元的数量是相等，而且，每个地址单元设置的数据位宽是相等，以使所述片外cache是由多行多列的数据块组成，某行某列的一个数据块等效于设置在该行处的一条缓存行中的对应列的地址单元，其中，地址单元是所述存储单元。每条缓存行中的连续地址单元的数量是大于或等于所述单位访问长度，每条缓存行中的连续地址单元的数量是标记为缓存行长度；所述缓存行长度在此作为划分一行地址的标准，在外部访问读取或者存储数据时，要以这种划分为前提进行，划分出的地址的数据容量可以由每个时钟节拍传输的数据的宽度来决定；每个地址单元存储的数据都是预设数据位宽的像素数据，优选地，预设数据位宽是64比特位、32比特位、或16比特位，可以作为所述MCU访问所述片外cache的最小单位。又由于每个地址单元存储的数据存储容量相等，所以，所述片外cache的容量是等于缓存行的总条数、缓存行长度与预设数据位宽的乘积，其中，每条缓存行当中指示的连续的地址的数量是相等且固定；每个地址单元存储的数据都是预设数据位宽的像素数据，预设数据位宽可以设置为32比特位，当缓存行长度是设置为16时，一条缓存行存储16条32比特位的像素数据，进一步地，所述片外cache设置有32条缓存行时，所述片外cache对于像素数据的容量是32*16*32bit。

每条缓存行中的连续地址单元的数量是大于或等于所述单位访问长度（即所述突发长度），具体地，所述单位访问长度是等于第一预设参数与缓存行长度的乘积。

所述第一预设参数等于数值1时，所述片外cache以burst读操作的方式从所述DDR存储器中读取出的像素数据更新掉预先设置的最早被所述MCU读取的一条缓存行中的像素数据，实现所述MCU以一条缓存行为访问单位进行访问，实现以一个缓存行长度为粒度进行缓存数据的刷新。该实施方式可以发生在所述MCU检测到所述目标地址值不存在于所述片外cache内所有的缓存行中的情况下，也可以发生在所述MCU开始访问所述片外cache之前。

所述第一预设参数小于数值1且大于数值0时，所述片外cache以burst读操作的方式从所述DDR存储器中读取出的数据更新掉预先设置的最早被所述MCU读取的一条缓存行中的部分数据，该部分数据占据的地址单元的数量与一条缓存行所有地址单元的数量的比值是第一预设参数，所述片外cache以burst读操作的方式从所述DDR存储器中读取出的数据的数量小于所述缓存行长度，则只能替换掉一条缓存行内部分数据；该实施方式可以发生在所述MCU检测到所述目标地址值不存在于所述片外cache内所有的缓存行中的情况下，也可以发生在所述MCU开始访问所述片外cache之前。

在本申请所提供的实施例中，应该理解到，所揭露的系统、芯片，可以通过其它的方式实现。例如，以上所描述的系统实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目。

Claims (11)

1.用于DDR存储器的读控制系统，其特征在于，读控制系统包括MCU、片外cache、以及DDR接口控制器；读控制系统被配置为读取DDR存储器；DDR存储器用于存储像素数据；

DDR接口控制器与MCU读控制系统外部的DDR存储器连接，DDR接口控制器用于按照第一预设操作模式从DDR存储器读取像素数据；

片外cache内设多条缓存行；

片外cache通过DDR接口控制器读取像素数据，并将读取的像素数据暂存到对应一条缓存行内，当读取到的多行像素数据填满所有缓存行时，确定获取到一个检测窗口所覆盖的像素数据；一条缓存行缓存的像素数据是检测窗口在一帧图像表面内框定的一行像素数据；检测窗口是配置为在一帧图像表面进行像素数据遍历的可滑动方框，检测窗口的尺寸与缓存行的条数相关联；

每条缓存行都与MCU连接，以使MCU同时读取到各条缓存行内的像素数据，或先后读取到相应一条缓存行内的像素数据；其中，MCU是按照第二预设操作模式读取每条缓存行内的像素数据；

其中，MCU、片外cache、以及DDR存储器不制造在同一硅片上。

2.根据权利要求1所述读控制系统，其特征在于，片外cache还包括多路选择单元，多路选择单元与DDR接口控制器连接；

DDR接口控制器与DDR存储器建立数据信号和地址信号的通信，DDR接口控制器用于将地址信号转换为对应一条缓存行的地址值，再将转换出的地址值传输给多路选择单元；DDR接口控制器还以窗口行为单位将数据信号传输给多路选择单元；其中，窗口行表示检测窗口在一帧图像表面内框定的一行像素数据，当检测窗口在一帧图像表面框定新的区域时，DDR接口控制器以窗口行为单位向多路选择单元储传输新的数据信号；

多路选择单元，用于依据DDR接口控制器转换出的地址值，选择当前需要缓存的缓存行，再将所述数据信号传输给当前需要缓存的缓存行，以建立起所述当前需要缓存的缓存行与DDR存储器的数据通道，并使能MCU开始读取所述当前需要缓存的缓存行内的像素数据。

3.根据权利要求2所述读控制系统，其特征在于，检测窗口的尺寸是以一帧图像中的像素点为单元进行计量；检测窗口在一帧图像的列方向上的尺寸等于其所覆盖的图像的行数，检测窗口在一帧图像的列方向上的尺寸等于所述片外cache内设的缓存行的数量。

4.根据权利要求2所述读控制系统，其特征在于，所述DDR接口控制器包括DDR接口数据控制模块和DDR接口地址控制模块；

DDR接口地址控制模块使用地址译码器构成，地址译码器用于将地址信号映射成对应一条缓存行中的存储单元的地址值以及寻址控制信号以达到转换的目的，寻址控制信号用于控制所述多路选择单元选通对应一条缓存行与DDR接口数据控制模块之间的数据通道；

所述DDR接口数据控制模块包括缓存寄存器组，缓存寄存器组用于按照第一预设操作模式缓存所述数据信号，实现以所述窗口行为单位存储所述数据信号，其中，所述数据信号包括一帧图像当中先后被读取的对应行对应列处的像素数据，且位于所述检测窗口覆盖的范围内。

5.根据权利要求4所述读控制系统，其特征在于，所述DDR存储器包括读控制寄存器、读地址寄存器、读数据寄存器、以及读状态寄存器；

除了存储像素数据之外，所述DDR存储器通过读控制寄存器确定所述第一预设操作模式，还通过读状态寄存器存放用于表示当前读取结果的各种工作状态信息，还通过读数据寄存器暂存待读取的数据信号，还通过读地址寄存器暂存待译码的地址信号，以实现所述片外cache在目标系统总线协议下对所述DDR存储器的读操作控制。

6.根据权利要求4所述读控制系统，其特征在于，所述MCU包括MCU内核和MCU接口控制逻辑；MCU接口控制逻辑是基于所述MCU内核访问总线的需求所设计的逻辑，所述MCU内核和所述片外cache都是根据目标系统总线协议处理，以在执行访问操作之前确定所述片外cache的缓存行的数量、每条缓存行的地址信息、每条缓存行的容量、以及当前需要访问的缓存行，实现MCU内核对所述片外cache的读操作控制。

7.根据权利要求6所述读控制系统，其特征在于，所述目标系统总线协议规定的读操作包括burst读操作和single读操作；

所述MCU内核通过使用所述MCU接口控制逻辑对所述片外cache内设的每条缓存行进行single读操作或进行burst读操作；所述片外cache通过所述DDR接口数据控制模块对所述DDR存储器进行burst读操作。

8.根据权利要求7所述读控制系统，其特征在于，所述MCU内核每次接收到所述地址译码器映射出来的目标地址值对应的信号，所述MCU内核通过所述MCU接口控制逻辑遍历每条缓存行；

若所述目标地址值存在于当前遍历的一条缓存行中，则从当前遍历的一条缓存行中读取所述目标地址内存储的像素数据；

若所述目标地址值不存在于所述片外cache内的所有缓存行中，则触发所述片外cache通过所述DDR接口控制器一次性从所述DDR存储器中读取出一个单位访问长度的像素数据及其地址值，并存储到对应的缓存行内；

一个单位访问长度等于一次burst读操作下所达到的突发长度；其中，所述第一预设操作模式是burst读操作。

9.根据权利要求8所述读控制系统，其特征在于，所述DDR接口控制器还包括中断寄存器；

在所述片外cache通过所述DDR接口控制器一次性从所述DDR存储器中读取出一个单位访问长度的像素数据的情况下，所述DDR接口控制器将所述一个单位访问长度的像素数据在所述片外cache内的第一个缓存地址配置为最早被所述MCU读取的一条缓存行中的首地址，同时，中断寄存器向所述MCU内核传输中断信号以确定所述MCU内核当前最早被读取的一条缓存行的首地址；

其中，所述一个单位访问长度的像素数据在所述片外cache内的第一个缓存地址被插入所述MCU内核的中断向量表，并为所述MCU内核配置出各条缓存行的读操作优先级。

10.根据权利要求8所述读控制系统，其特征在于，每条缓存行中的连续地址单元的数量是相等，而且，每个地址单元设置的数据位宽是相等，以使所述片外cache是由多行多列的数据块组成，其中，地址单元是所述存储单元；

每条缓存行中的连续地址单元的数量是大于或等于所述单位访问长度；

每个地址单元存储的数据都是预设数据位宽的像素数据；

其中，每个地址单元存储的数据存储容量相等。

11.根据权利要求1所述读控制系统，其特征在于，在所述读控制系统计数的一个时钟周期内，所述MCU对所述片外cache执行burst读操作所读取的像素数据的数量等于，所述MCU对所述片外cache执行single读操作所读取到的像素数据的数量；

所述MCU以同一操作模式对片外存储器进行访问的情况下，所述MCU从所述片外cache获取数据是快于所述MCU内核从所述DDR存储器获取数据；

所述MCU以第二预设操作模式从所述DDR存储器获取数据的速率是等于所述片外cache以第二预设操作模式从所述DDR存储器获取数据的速率；其中，第二预设操作模式是burst读操作或single读操作。

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