CN116191869A - 电荷泵电路、显示芯片和电子设备 - Google Patents

电荷泵电路、显示芯片和电子设备 Download PDF

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Abstract

本公开提出一种电荷泵电路、显示芯片和电子设备，所述泵电路包括：第一电流源管，其第一端接电源，配置为提供充电电流；第二电流源管，其的第一端接地，配置为提供放电电流；开关电路，其第一端与第一电流源管的第二端连接，其第二端与第二电流源管的第二端连接，配置为输出电压；调节电路，其第一端与第一电流源管的一端连接，其第二端与第一电流源管的第二端连接，其第三端与开关电路的第三端连接，其第四端与开关电路的第四端连接，其第五端与第二电流源管的另一端连接，其第六端与第二电流源管的第一端连接，配置为根据输出电压，对充电电流或放电电流进行动态调节，以使充电电流和放电电流匹配，提升了电荷泵的性能。

Description

电荷泵电路、显示芯片和电子设备
技术领域
本公开涉及电荷泵技术领域，尤其涉及一种电荷泵电路、显示芯片和电子设备。
背景技术
电荷泵是在鉴频鉴相器输出的数字信号UP和数字信号DW的控制下，将电荷分配给环路滤波器的电子开关。当鉴频鉴相器的鉴相灵敏度足够高时，电荷泵在很大程度上决定锁相环系统的性能。
图1是相关技术中电荷泵电路的简化图，如图1所示，电荷泵可以视作由电子开关S1和电子开关S2控制的两个电流源Icharge和Ileak。电荷泵工作时有三种状态：当数字信号UP为“1”、数字信号DW为“0”时，电子开关S1闭合、电子开关S2断开，电容CL通过电流源Icharge充电，电荷泵的输出电压Vctrl增大；当数字信号UP为“0”、数字信号DW为“1”时，电子开关S1断开、电子开关S2闭合，电容CL通过电流源Ileak放电，电荷泵的输出电压Vctrl减小；当数字信号UP为“0”、数字信号DW为“0”时，电子开关S1和电子开关S2同时断开，电容CL通过电流为零，电荷泵的输出电压Vctrl不变。
在电荷泵的设计中，电流失配对锁相环系统性能影响较大，因此，在电荷泵的设计中需要重点考虑如何减少电流失配以提升性能。
发明内容
本公开提出一种电荷泵电路、显示芯片和电子设备。具体方案如下：
本公开第一方面实施例提出了一种电荷泵电路，包括：
第一电流源管，所述第一电流源管的第一端接电源，所述第一电流源管配置为提供充电电流；
第二电流源管，所述第二电流源管的第一端接地，所述第二电流源管配置为提供放电电流；
开关电路，所述开关电路的第一端与所述第一电流源管的第二端连接，所述开关电路的第二端与所述第二电流源管的第二端连接，所述开关电路配置为输出电压；
调节电路，所述调节电路的第一端与所述第一电流源管的一端连接，所述调节电路的第二端与所述第一电流源管的第二端连接，所述调节电路的第三端与所述开关电路的第三端连接，所述调节电路的第四端与所述开关电路的第四端连接，所述调节电路的第五端与所述第二电流源管的另一端连接，所述调节电路的第六端与所述第二电流源管的第一端连接，所述调节电路配置为根据所述输出电压，对所述充电电流或所述放电电流进行动态调节。
在本公开的一个实施例中，所述调节电路，包括：
第三电流源管，所述第三电流源管的第一端作为所述调节电路的第一端，所述第三电流源管的第二端作为所述调节电路的第二端；
第四电流源管，所述第四电流源管的第一端作为所述调节电路的第六端，所述第四电流源管的第二端作为所述调节电路的第五端；
全差分运算放大器，所述全差分运算放大器的负相输入端作为所述调节电路的第三端，所述全差分运算放大器的正相输入端作为所述调节电路的第四端，所述全差分运算放大器的正相输出端与所述第三电流源管的第三端连接，所述全差分运算放大器的负相输出端与所述第四电流源管的第三端连接。
在本公开的一个实施例中，所述开关电路，包括：第一开关管至第四开关管；其中，
所述第一开关管的第一端与所述第二开关管的第一端连接后作为所述开关电路的第一端；
所述第三开关管的第一端与所述第四开关管的第一端连接后作为所述开关电路的第二端；
所述第一开关管的第二端与所述第三开关管的第二端连接后作为所述开关电路的第三端；
所述第二开关管的第二端与所述第四开关管的第二端连接后作为所述开关电路的第四端。
其中，第三电流源管为第一PMOS管；
第一电流源管为第二PMOS管；
第一开关管为第三PMOS管；
第二开关管为第四PMOS管；
第四电流源管为第一NMOS管；
第二电流源管为第二NMOS管；
第三开关管为第三NMOS管；
第四开关管为第四NMOS管。
在本公开的一个实施例中，所述全差分运算放大器，包括：第五PMOS管至第九PMOS管、第五NMOS管至第九NMOS管、第一尾电流源和第二尾电流源；其中，
所述第五PMOS管的栅极与所述第五NMOS管的栅极连接后，作为所述全差分运算放大器的正相输入端；
第六PMOS管的栅极与第六NMOS管的栅极连接后，作为所述全差分运算放大器的负相输入端；
第七PMOS管的栅极作为所述全差分运算放大器的正相输出端，第七PMOS管的源极接所述电源，第七PMOS管的漏极分别与第八NMOS管的漏极、所述第五NMOS管的漏极连接；
第七NMOS管的栅极作为所述全差分运算放大器的负相输出端，所述第七NMOS管的源极接地，所述第七NMOS管的漏极分别与第八PMOS管的漏极、所述第五PMOS管的漏极连接；
所述第五PMOS管的源极与所述第六PMOS管的源极连接后通过所述第一尾电流源接电源，所述第五NMOS管的源极与所述第六NMOS管的源极连接后通过所述第二尾电流源接地，所述第六NMOS管的漏极分别与所述第八PMOS管的栅极、所述第九PMOS管的漏极、所述第九PMOS管的栅极连接，所述第八PMOS管的源极与所述第九PMOS管的源极连接后接所述电源，所述第六PMOS管的漏极分别与所述第八NMOS管的栅极、所述第九NMOS管的栅极、所述第九NMOS管的漏极连接，所述第八NMOS管的源极与所述第九NMOS管的源极连接后接地。
在本公开的一个实施例中，所述第二PMOS管的栅极和所述第二NMOS管的栅极用于连接衬底偏置控制电路，所述第二PMOS管的栅极接收所述衬底偏置控制电路提供的衬底偏置电位Vbp，所述第二NMOS管的栅极接收所述衬底偏置控制电路提供的衬底偏置电位Vbn。
其中，所述第四PMOS管为充电开关，所述第四PMOS管的栅极用于连接鉴频鉴相器，以接收所述鉴频鉴相器输出的数字信号UP；
所述第三PMOS管为充电开关的互补开关，所述第四PMOS管的栅极用于连接鉴频鉴相器，以接收所述鉴频鉴相器输出的数字信号UPN。
其中，所述第四NMOS管为放电开关，所述第四NMOS管的栅极用于连接鉴频鉴相器，以接收所述鉴频鉴相器输出的数字信号DN；
所述第三NMOS管为放电开关的互补开关，所述第三NMOS管的栅极用于连接鉴频鉴相器，以接收所述鉴频鉴相器输出的数字信号DNN。
本公开第二方面实施例提出了一种显示芯片，其包括上述的电荷泵电路。
本公开第三方面实施例提出了一种电子设备，其包括上述的显示芯片。
本公开的实施例提供的技术方案至少带来以下有益效果：
通过本公开的实施例，电荷泵电路包括：第一电流源管，第一电流源管的第一端接电源，第一电流源管配置为提供充电电流；第二电流源管，第二电流源管的第一端接地，第二电流源管配置为提供放电电流；开关电路，开关电路的第一端与第一电流源管的第二端连接，开关电路的第二端与第二电流源管的第二端连接，开关电路配置为输出电压；调节电路，调节电路的第一端与第一电流源管的一端连接，调节电路的第二端与第一电流源管的第二端连接，调节电路的第三端与开关电路的第三端连接，调节电路的第四端与开关电路的第四端连接，调节电路的第五端与第二电流源管的另一端连接，调节电路的第六端与第二电流源管的第一端连接，调节电路配置为根据输出电压，对充电电流或放电电流进行动态调节。由此，该电路通过调节电路自动补偿进入线性区的第一电流源管和第二电流源管的电流，来保证充电电流与放电电流匹配，从而提升了电荷泵的性能。
本公开附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本公开的实践了解到。
附图说明
本公开上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1是相关技术中电荷泵电路的简化图；
图2是相关技术中电流转向型电荷泵的电路图；
图3是根据本公开实施例的电荷泵电路的示意图；
图4是根据本公开一个实施例的电荷泵电路的电路图；
图5是根据本公开一个实施例的全差分运算放大器的电路图；
图6是根据本公开一个实施例的第二尾电流源的电路图。
具体实施方式
为了使本领域普通人员更好地理解本公开的技术方案，下面将结合附图，对本公开实施例中的技术方案进行清楚、完整地描述。
需要说明的是，本公开的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开的实施例能够以除了在这里图示或描述的那些以外的顺序实施。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。
下面参考附图描述本公开实施例的电荷泵电路、显示芯片和电子设备。
在高速收发领域，为了追求更低的抖动，会使用锁相环PLL(Phase Locked Loop，锁相环)提供时钟，通常的锁相环PLL会工作在固定的频点上，可以通过调节参考频率以及分频器来改变锁相环PLL的锁定频率，但该调节范围会受到电压控制振荡器(VoltageControlled Oscillator，VCO)的振荡频率范围以及电荷泵(Charge Pump，CP)输出电压范围的约束，电荷泵CP输出电压范围又受到电源电压以及充放电电流源的约束。
相关技术中，图1中的电子开关S1和电子开关S2一般使用金氧半场效晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOS管)实现电子开关的功能。
图2是相关技术中电流转向型电荷泵的电路图，如图2所示，相关技术中的电流转向型电荷泵由电流源、四个开关管、运算放大器OP和电容组成。其中，电流源分别提供充电电流Icharge和放电电流Ileak；四个开关管包括MP1、MP2、MN1、MN2，分别由数字信号UP、数字信号UPN、数字信号DN、数字信号DNN控制，其中，数字信号UP和DN由鉴频鉴相器输出，具体可以输出的是对相差的比较输出结果，数字信号UPN是数字信号UP的反相信号，数字信号DNN是数字信号DN的反向信号；运算放大器OP可以是单位增益反馈的运算放大器。
具体地，通过运算放大器OP使输出端A点电位跟随B点，不论开关管MP1和开关管MN1是开启或是闭合，电流源的漏极电位始终保持不变且始终保持开启，以提高电荷泵的响应速度，同时消除开关管的源极到衬底寄生电容的充放电问题，消除电荷共享。
当电荷泵输出电位B点的电位比较高时，会将P型的电流源管MP1压入线性区，从而导致充电电流Icharge降低，致使电荷泵的充电电流Icharge和放电电流Ileak失配，从而导致生成参考杂散能量。
B点的输出电压VB被限制在(VGS+VOV，VDD-VGS-VOV)范围之中，其中，VGS是电流源的栅源电压，VOV是开关管的过驱动电压(其中，开关管的驱动电压是超过阈值电压的栅源之间的电压)。电源VDD的电压VVDD被限制在大于VGS+VOV+VB。
为了追求更高的噪声指标，需要使用低压差线性稳压器(Low DropoutRegulator，LDO)提供电源VDD的电压VVDD，抑制外部电源噪声的干扰，但是低压差线性稳压器的输出电压会比外部电源电压更低，这样便会压缩系统电源VDD的电压VVDD的选取。所以为了在更低的电源电压下，获得更宽的输出电压范围，本公开设计了一种新型的电荷泵电路，该电荷泵电路能够在此基础上，避免电流源进入线性区导致的电流失配影响，提升了电荷泵的性能。
图4是根据本公开实施例的电荷泵电路的示意图。
如图4所示，本公开实施例的电荷泵电路，包括：第一电流源管10、第二电流源管20、开关电路30和调节电路40。
其中，第一电流源管10的第一端接电源ADD，第一电流源管10配置为提供充电电流。第二电流源管20的第一端接地GND，第二电流源管20配置为提供放电电流。开关电路30的第一端与第一电流源管10的第二端连接，开关电路30的第二端与第二电流源管20的第二端连接，开关电路30配置为输出电压。调节电路40的第一端与第一电流源管10的一端连接，调节电路40的第二端与第一电流源管10的第二端连接，调节电路40的第三端与开关电路30的第三端连接，调节电路40的第四端与开关电路30的第四端连接，调节电路40的第五端与第二电流源管20的另一端连接，调节电路40的第六端与第二电流源管20的第一端连接，调节电路40配置为根据输出电压，对充电电流或放电电流进行动态调节。
在该实施例中，在第一电流源管10、第二电流源管20和开关电路30上添加调节电路40，以通过调节电路40自动补充进入线性区的第一电流源管10和第二电流源管20的电流，以保证流过第一电流源10的充电电流和流过第二电流源管20的放电电流匹配，从而提升了电荷泵的性能。
下面结合图4对本公开实施例的电荷泵电路进行说明。
如图4所示，调节电路40，包括：第三电流源管Q11、第四电流源管Q21和全差分运算放大器FDA。其中，第三电流源管Q11的第一端作为调节电路40的第一端，第三电流源管Q11的第二端作为调节电路40的第二端。第四电流源管Q21的第一端作为调节电路40的第六端，第四电流源管Q21的第二端作为调节电路40的第五端。全差分运算放大器FDA的负相输入端Vim作为调节电路40的第三端，全差分运算放大器FDA的正相输入端Vip作为调节电路40的第四端，全差分运算放大器FDA的正相输出端Vbpfb与第三电流源管Q11的第三端连接，全差分运算放大器FDA的负相输出端Vbnfb与第四电流源管Q21的第三端连接。
如图4所示，开关电路30，包括：第一开关管Q13、第二开关管Q14、第三开关管Q23和第四开关管Q24。其中，第一开关管Q13的第一端与第二开关管Q14的第一端连接后作为开关电路30的第一端。第三开关管Q23的第一端与第四开关管Q24的第一端连接后作为开关电路30的第二端。第一开关管Q13的第二端与第三开关管Q23的第二端连接后作为开关电路30的第三端。第二开关管Q14的第二端与第四开关管Q24的第二端连接后作为开关电路30的第四端。
其中，第三电流源管Q11为第一PMOS管Q11；第一电流源管10为第二PMOS管Q12；第一开关管Q13为第三PMOS管Q13；第二开关管Q14为第四PMOS管Q14；第四电流源管Q21为第一NMOS管Q21；第二电流源管20为第二NMOS管Q22；第三开关管Q23为第三NMOS管Q23；第四开关管Q24为第四NMOS管Q24。
如图4所示，本公开实施例的电荷泵电路，还包括：电容C。其中，电容C的一端分别与全差分运算放大器FDA的正相输入端Vip、第四PMOS管Q14的漏极、第四NMOS管Q24的漏极和电荷泵输出端Vcntrl连接，电容C的另一端接地。
在本公开的实施例中，本公开实施例的电荷泵电路是在原有的恒定电流源管(由第二PMOS管Q12和第二NMOS管Q22组成恒定电流源管)基础上添加一组动态的电流源，其中，动态的电流源由第一PMOS管Q11、第一NMOS管Q21组成恒定电流源管和全差分运算放大器FDA组成，通过由第一PMOS管Q11和全差分运算放大器FDA组成的第一负反馈环路，以及由第一NMOS管Q21和全差分运算放大器FDA组成的第二负反馈环路，动态调节充电电流和放电电流的大小，从而保证充电电流和放电电流匹配。
在本公开的实施例中，全差分运算放大器FDA采用的是轨到轨全差分运算放大器。
如图5所示，本公开实施例的轨到轨全差分运算放大器，包括：第五PMOS管至第九PMOS管Q15、Q16、Q17、Q18、Q19、第五NMOS管至第九NMOS管Q25、Q26、Q27、Q28、Q29、第一尾电流源I1和第二尾电流源I2。
其中，第五PMOS管Q15的栅极与第五NMOS管Q25的栅极连接后，作为轨到轨全差分运算放大器的正相输入端Vip；第六PMOS管Q16的栅极与第六NMOS管Q26的栅极连接后，作为轨到轨全差分运算放大器的负相输入端Vim；第七PMOS管Q17的栅极作为轨到轨全差分运算放大器的正相输出端Vbpfb，第七PMOS管Q17的源极接电源VDD，第七PMOS管Q17的漏极分别与第八NMOS管Q28的漏极、第五NMOS管Q25的漏极连接；第七NMOS管Q27的栅极作为轨到轨全差分运算放大器的负相输出端Vbnfb，第七NMOS管Q27的源极接地GND，第七NMOS管Q27的漏极分别与第八PMOS管Q18的漏极、第五PMOS管Q15的漏极连接；第五PMOS管Q15的源极与第六PMOS管Q16的源极连接后通过第一尾电流源I1接电源VDD，第五NMOS管Q25的源极与第六NMOS管Q26的源极连接后通过第二尾电流源I2接地GND，第六NMOS管Q26的漏极分别与第八PMOS管Q18的栅极、第九PMOS管Q19的漏极、第九PMOS管Q19的栅极连接，第八PMOS管Q18的源极与第九PMOS管Q19的源极连接后接电源VDD，第六PMOS管Q16的漏极分别与第八NMOS管Q28的栅极、第九NMOS管Q29的栅极、第九NMOS管Q29的漏极连接，第八NMOS管Q28的源极与第九NMOS管Q29的源极连接后接地GND。
返回参考图4，第二PMOS管Q12的栅极和第二NMOS管Q22的栅极连接衬底偏置控制电路(未图示)，第二PMOS管Q12的栅极接收衬底偏置控制电路提供的衬底偏置电位Vbp(如可以为3V)，第二NMOS管Q22的栅极接收衬底偏置控制电路提供的衬底偏置电位Vbn(如可以为1.5V)。第四PMOS管Q14为充电开关，第四PMOS管Q14的栅极连接鉴频鉴相器，以接收鉴频鉴相器输出的数字信号UP。第三PMOS管Q13为充电开关的互补开关，第四PMOS管Q14的栅极连接鉴频鉴相器，以接收鉴频鉴相器输出的数字信号UPN。第四NMOS管Q24为放电开关，第四NMOS管Q24的栅极连接鉴频鉴相器，以接收鉴频鉴相器输出的数字信号DN。第三NMOS管Q23为放电开关的互补开关，第三NMOS管Q23的栅极连接鉴频鉴相器，以接收鉴频鉴相器输出的数字信号DNN。
在该实施例中，第五PMOS管Q15和第六PMOS管Q16是PMOS输入对管，第五NMOS管Q25和第六NMOS管Q26是NMOS输入对管，NMOS输入对管和PMOS输入对管分别由一组尾电流源(包括第一尾电流源I1和第二尾电流源I2)偏置。
其中，第二尾电流源I2的电路图参见图6所示，本公开实施例中的第二尾电流源I2包括：PMOS管Q111、PMOS管Q112、NMOS管Q211、Q212、Q213、Q214、Q215、Q216和恒流源I3。其中，PMOS管Q111的源极分别与PMOS管Q112的源极、电源VDD、恒流源I3的一端连接，PMOS管Q111的栅极分别与PMOS管Q112的栅极、PMOS管Q111的漏极、NMOS管Q211的漏极连接，NMOS管Q211的栅极与轨到轨全差分运算放大器FDA的正相输入端Vip连接，NMOS管Q211的源极与NMOS管Q212的漏极连接，NMOS管Q212的栅极分别与NMOS管Q213的栅极、NMOS管Q214的栅极、NMOS管Q213的漏极、恒流源I3的另一端连接，PMOS管Q112的漏极分别与NMOS管Q215的漏极、NMOS管Q215的栅极、NMOS管Q216的栅极连接，NMOS管Q212的源极至NMOS管Q216的源极连接后接地GND，NMOS管Q214的漏极与NMOS管Q216的漏极连接后与第二尾电流源I2的输入端连接，该第二尾电流源I2的输入端是由第五NMOS管Q25的源极与第六NMOS管Q26的源极连接后形成的节点。
其中，Ib1为恒定偏置电流，Ib2为浮动偏置电流，它们连接在一起为轨到轨全差分运算放大器FDA中的NMOS输入对管提供偏置电流，Ib2的浮动偏置电流由NMOS管Q211控制。
当电荷泵输出端Vcntrl输出的电压较大时，轨到轨全差分运算放大器FDA中的NMOS输入对管开启，PMOS输入对管关闭，此时轨到轨全差分运算放大器FDA中的第八NMOS管Q28的栅极接地GND，第七PMOS管Q17的漏极电流通过第五NMOS管Q25接地GND，当继续增大电荷泵输出端Vcntrl输出的电压时，浮动偏置电流Ib2增大，第七PMOS管Q17的漏极电流增加，进而增加动态的电流源偏置电流，以自动补偿恒定电流源进入线性区减少的充电电流，保证了充放电电流匹配，从而提升了电荷泵的性能，减小了鉴相杂散能量。
由于本公开实施例的电荷泵电路可以使得电流源工作在线性区，所以VB的电压的范围如下：VVDD-VOV,BIASP-VOV＞VB＞VOV,BIASP+VOV；其中，VOV,BIASP是电流源的过驱动电压，电压裕度相较于图2所示的电荷泵电路增加了(VVDD-VOV,BIASP-VOV)-(VVDD–VGS-VOV)＝VGS-VOV,BIASP。由此，提高了电荷泵输出电压范围，进而提高了锁相环系统能够捕获的频率范围。
由于图2所示的电荷泵电路的电源VDD的电压VVDD被限制在大于VGS+VOV+VB，本公开实施例的电荷泵电路的电源VDD的电压VVDD被限制在大于VOV,BIASP+VOV+VB，因此，电源VDD的电压VVDD的裕量增加了2[(VGS+VOV+VB)-(VOV,BIASP+VOV+VB)]＝2
(VGS-VOV,BIASP)。由此，本公开的实施例的电荷泵可以工作在更低的电压的电源VDD上，从而减小了电荷泵的功耗。
另外，在低电压电源VDD应用中能够留有电源VDD电压裕度来使用低压差线性稳压器LDO来为电荷泵供电，从而抑制外部电源VDD噪声。
综上所述，本公开实施例的电荷泵电路包括：第一PMOS管至第四PMOS管、第一NMOS管至第四NMOS管、全差分运算放大器和电容；其中，第一PMOS管的源极与第二PMOS管的源极均与电源连接，第一PMOS管的漏极分别与第二PMOS管的漏极、第三PMOS管的源极和第四PMOS管的源极连接，第一PMOS管的栅极与全差分运算放大器的正相输出端连接，第二PMOS管的栅极、第三PMOS管的栅极和第四PMOS管的栅极均空置；第一NMOS管的源极与第二NMOS管的源极均接地，第一NMOS管的漏极分别与第二NMOS管的漏极、第三NMOS管的源极和第四NMOS管的源极连接，第一NMOS管的栅极与全差分运算放大器的负相输出端连接，第二NMOS管的栅极、第三NMOS管的栅极和第四NMOS管的栅极均空置；全差分运算放大器的负相输入端分别与第三PMOS管的漏极、第三NMOS管的漏极连接，全差分运算放大器的正相输入端分别与第四PMOS管的漏极、第四NMOS管的漏极、电荷泵输出端、电容的一端连接，电容的另一端接地。该电路通过自动补偿进入线性区的电流源电流，来保证充放电电流匹配，从而提升了电荷泵的性能。
基于上述实施例，本公开还提出了一种显示芯片，其包括电荷泵电路。
本公开实施例的显示芯片，通过本公开实施例的电荷泵电路能够自动补偿进入线性区的电流源电流来保证充放电电流匹配，提升了显示芯片的性能。
基于上述实施例，本公开还提出了一种电子设备，其包括上述的显示芯片。
本公开实施例的电子设备，通过本公开实施例的电荷泵电路能够自动补偿进入线性区的电流源电流来保证充放电电流匹配，提升了电子设备的性能。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
另外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

Claims (10)

1.一种电荷泵电路，其特征在于，包括：
第一电流源管，所述第一电流源管的第一端接电源，所述第一电流源管配置为提供充电电流；
第二电流源管，所述第二电流源管的第一端接地，所述第二电流源管配置为提供放电电流；
开关电路，所述开关电路的第一端与所述第一电流源管的第二端连接，所述开关电路的第二端与所述第二电流源管的第二端连接，所述开关电路配置为输出电压；
调节电路，所述调节电路的第一端与所述第一电流源管的一端连接，所述调节电路的第二端与所述第一电流源管的第二端连接，所述调节电路的第三端与所述开关电路的第三端连接，所述调节电路的第四端与所述开关电路的第四端连接，所述调节电路的第五端与所述第二电流源管的另一端连接，所述调节电路的第六端与所述第二电流源管的第一端连接，所述调节电路配置为根据所述输出电压，对所述充电电流或所述放电电流进行动态调节。
2.根据权利要求1所述的电荷泵电路，其特征在于，所述调节电路，包括：
第三电流源管，所述第三电流源管的第一端作为所述调节电路的第一端，所述第三电流源管的第二端作为所述调节电路的第二端；
第四电流源管，所述第四电流源管的第一端作为所述调节电路的第六端，所述第四电流源管的第二端作为所述调节电路的第五端；
全差分运算放大器，所述全差分运算放大器的负相输入端作为所述调节电路的第三端，所述全差分运算放大器的正相输入端作为所述调节电路的第四端，所述全差分运算放大器的正相输出端与所述第三电流源管的第三端连接，所述全差分运算放大器的负相输出端与所述第四电流源管的第三端连接。
3.根据权利要求1所述的电荷泵电路，其特征在于，所述开关电路，包括：第一开关管至第四开关管；其中，
所述第一开关管的第一端与所述第二开关管的第一端连接后作为所述开关电路的第一端；
所述第三开关管的第一端与所述第四开关管的第一端连接后作为所述开关电路的第二端；
所述第一开关管的第二端与所述第三开关管的第二端连接后作为所述开关电路的第三端；
所述第二开关管的第二端与所述第四开关管的第二端连接后作为所述开关电路的第四端。
4.根据权利要求2或3所述的电荷泵电路，其特征在于，其中，
第三电流源管为第一PMOS管；
第一电流源管为第二PMOS管；
第一开关管为第三PMOS管；
第二开关管为第四PMOS管；
第四电流源管为第一NMOS管；
第二电流源管为第二NMOS管；
第三开关管为第三NMOS管；
第四开关管为第四NMOS管。
5.根据权利要求2所述的电荷泵电路，其特征在于，所述全差分运算放大器，包括：第五PMOS管至第九PMOS管、第五NMOS管至第九NMOS管、第一尾电流源和第二尾电流源；其中，
所述第五PMOS管的栅极与所述第五NMOS管的栅极连接后，作为所述全差分运算放大器的正相输入端；
第六PMOS管的栅极与第六NMOS管的栅极连接后，作为所述全差分运算放大器的负相输入端；
第七PMOS管的栅极作为所述全差分运算放大器的正相输出端，第七PMOS管的源极接所述电源，第七PMOS管的漏极分别与第八NMOS管的漏极、所述第五NMOS管的漏极连接；
第七NMOS管的栅极作为所述全差分运算放大器的负相输出端，所述第七NMOS管的源极接地，所述第七NMOS管的漏极分别与第八PMOS管的漏极、所述第五PMOS管的漏极连接；
所述第五PMOS管的源极与所述第六PMOS管的源极连接后通过所述第一尾电流源接电源，所述第五NMOS管的源极与所述第六NMOS管的源极连接后通过所述第二尾电流源接地，所述第六NMOS管的漏极分别与所述第八PMOS管的栅极、所述第九PMOS管的漏极、所述第九PMOS管的栅极连接，所述第八PMOS管的源极与所述第九PMOS管的源极连接后接所述电源，所述第六PMOS管的漏极分别与所述第八NMOS管的栅极、所述第九NMOS管的栅极、所述第九NMOS管的漏极连接，所述第八NMOS管的源极与所述第九NMOS管的源极连接后接地。
6.根据权利要求4所述的电荷泵电路，其特征在于，所述第二PMOS管的栅极和所述第二NMOS管的栅极用于连接衬底偏置控制电路，所述第二PMOS管的栅极接收所述衬底偏置控制电路提供的衬底偏置电位Vbp，所述第二NMOS管的栅极接收所述衬底偏置控制电路提供的衬底偏置电位Vbn。
7.根据权利要求4所述的电荷泵电路，其特征在于，其中，
所述第四PMOS管为充电开关，所述第四PMOS管的栅极用于连接鉴频鉴相器，以接收所述鉴频鉴相器输出的数字信号UP；
所述第三PMOS管为充电开关的互补开关，所述第四PMOS管的栅极用于连接鉴频鉴相器，以接收所述鉴频鉴相器输出的数字信号UPN。
8.根据权利要求4所述的电荷泵电路，其特征在于，其中，
所述第四NMOS管为放电开关，所述第四NMOS管的栅极用于连接鉴频鉴相器，以接收所述鉴频鉴相器输出的数字信号DN；
所述第三NMOS管为放电开关的互补开关，所述第三NMOS管的栅极用于连接鉴频鉴相器，以接收所述鉴频鉴相器输出的数字信号DNN。
9.一种显示芯片，其特征在于，包括如权利要求1-8中任一项所述的电荷泵电路。
10.一种电子设备，其特征在于，包括如权利要求9所述的显示芯片。
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