CN116153856A - 互连结构及其形成方法 - Google Patents

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Abstract

本公开描述了互连结构及其形成方法。在一些实施例中，该结构包括设置在一个或多个器件之上的第一电介质层、设置在第一电介质层中的第一导电特征、设置在第一电介质层中的第二导电特征、设置在第一电介质层上的蚀刻停止层、设置在蚀刻停止层上的第二电介质层、以及设置在第二电介质层和蚀刻停止层中的第三导电特征。第三导电特征包括第一导电层，第一导电层包括二维材料。该结构还包括设置在第二电介质层和蚀刻停止层中的第四导电特征。第三导电特征和第四导电特征包括不同数量的层。

Description

互连结构及其形成方法
技术领域
本公开互连结构及其形成方法。
背景技术
随着半导体工业引入具有更高性能和更多功能的新一代集成电路(IC)，形成IC的元件的密度增加，而组件或元件之间的尺寸、大小和间距减小。在过去，这种减小仅受到以光刻方式限定结构的能力的限制，具有较小尺寸的器件几何形状产生了新的限制因素。随着半导体器件尺寸的减小，需要具有改进的薄层电阻(sheet resistance)的改进的半导体器件。
发明内容
根据本公开的第一方面，提供了一种互连结构，设置在衬底之上，所述互连结构包括：第一电介质层，设置在一个或多个器件之上；第一导电特征，设置在所述第一电介质层中；第二导电特征，设置在所述第一电介质层中；蚀刻停止层，设置在所述第一电介质层上；第二电介质层，设置在所述蚀刻停止层上；第三导电特征，设置在所述第二电介质层和所述蚀刻停止层中，其中，所述第三导电特征包括第一导电层，并且所述第一导电层包括二维材料；以及第四导电特征，设置在所述第二电介质层和所述蚀刻停止层中，其中，所述第三导电特征和所述第四导电特征包括不同数量的层。
根据本公开的第二方面，提供了一种互连结构，设置在衬底之上，所述互连结构包括：第一电介质层，设置在一个或多个器件之上；第一导电特征，设置在所述第一电介质层中，所述第一导电特征包括：第一导电层，与所述第一电介质层接触，其中，所述第一导电层包括石墨烯或过渡金属二硫族化物；以及第二导电层，填充所述第一导电层的部分之间的空间；以及第二导电特征，设置在所述第一电介质层中，所述第二导电特征包括：所述第一导电层，与所述第一电介质层接触；所述第二导电层，与所述第一导电层接触；以及第三导电层，与所述第二导电层接触并被所述第二导电层包围。
根据本公开的第三方面，提供了一种用于形成半导体结构的方法，包括：在第二电介质层之上形成第一电介质层；在所述第一电介质层中形成第一开口和第二开口，其中，所述第一开口和所述第二开口具有不同的底部临界尺寸；在所述第一开口和所述第二开口中形成第一导电层，其中，所述第一导电层包括二维材料；形成第二导电层，其中，所述第二导电层填充所述第一开口并且在所述第二开口中是共形层；以及形成第三导电层，其中，所述第三导电层形成在所述第一开口之上并且填充所述第二开口。
附图说明
当结合附图阅读时，可以通过以下具体实施方式最好地理解本公开的各个方面。注意，根据工业中的标准惯例，各个特征没有按比例绘制。事实上，为了讨论清楚，各个特征的尺寸可以任意增加或减小。
图1A是根据一些实施例的制造半导体器件结构的各个阶段之一的透视图。
图1B是根据一些实施例的沿图1A的线A-A截取的制造半导体器件结构的该阶段的截面侧视图。
图2是根据一些实施例的制造半导体器件结构的一阶段的截面侧视图。
图3A-图3H是根据一些实施例的制造互连结构的各个阶段的截面侧视图。
图4A-图4C是根据一些实施例的制造互连结构的各个阶段之一的各个视图。
图5A和图5B是根据替代实施例的导电特征的截面侧视图。
图6A-图6D是根据一些实施例的制造导电层的各个阶段的截面侧视图。
图7A-图7D是根据替代实施例的制造导电层的各个阶段的截面侧视图。
图8是根据替代实施例的制造导电层的各个阶段之一的截面侧视图。。
具体实施方式
以下公开提供了许多不同的实施例或示例，以用于实现所提供主题的不同特征。下面描述组件和布置的具体示例，以简化本公开。当然，这些仅仅是示例，并不旨在进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征使得第一特征和第二特征不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“之上”、“上”、“顶部”、“上”等)，以易于描述附图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用中或工作中的处于除了附图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符同样可以相应地进行解释。
图1A图和1B示出了制造半导体器件结构100的一阶段。如图1A和图1B所示，半导体器件结构100包括衬底102和形成在衬底102上的一个或多个器件200。衬底102可以是半导体衬底。在一些实施例中，衬底102包括至少在衬底102的表面上的单晶半导体层。衬底102可以包括晶体半导体材料，例如但不限于硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铟铝(InAlAs)、砷化铟镓(InGaAs)、磷化镓锑(GaSbP)、锑化镓砷(GaAsSb)和磷化铟(InP)。例如，衬底102由Si制成。在一些实施例中，衬底102是绝缘体上硅(SOI)衬底，其包括设置在两个硅层之间的绝缘层(未示出)。在一个方面，绝缘层是含氧材料，例如氧化物。
衬底102可以包括在衬底102表面上的一个或多个缓冲层(未示出)。缓冲层可以用于将晶格常数从衬底的晶格常数逐渐改变为源极/漏极区的晶格常数。缓冲层可以由外延生长的晶体半导体材料形成，例如但不限于Si、Ge、锗锡(GeSn)、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。
衬底102可以包括已经适当地掺杂有杂质(例如p型或n型杂质)的各个区。掺杂剂例如是用于n型鳍式场效应晶体管(FinFET)的磷和用于p型FinFET的硼。
如上所述，器件200可以是任何合适的器件，例如晶体管、二极管、成像传感器、电阻器、电容器、电感器、存储器单元或其组合。在一些实施例中，器件200是晶体管，例如平面场效应晶体管(FET)、FinFET、纳米结构晶体管或其他合适的晶体管。纳米结构晶体管可以包括纳米片晶体管、纳米线晶体管、全环绕栅极(GAA)晶体管、多桥沟道(MBC)晶体管或具有围绕沟道的栅极电极的任何晶体管。形成在衬底102上的器件200的一个示例是FinFET，如图1A和图1B所示。器件200包括源极/漏极(S/D)区124和栅极堆叠140(在图1A中仅示出了一个)。每个栅极堆叠140可以设置在用作源极区的S/D区124和用作漏极区的S/D区124之间。例如，每个栅极堆叠140可以沿Y轴在用作源极区的一个或多个S/D区124和用作漏极区的一个或多个S/D区124之间延伸。如图1B所示，两个栅极堆叠140形成在衬底102上。在一些实施例中，多于两个的栅极堆叠140形成在衬底102上。沟道区108形成在用作源极区的S/D区124和用作漏极区的S/D区124之间。
S/D区124可以包括半导体材料，例如Si或Ge、III-V族化合物半导体、II-VI族化合物半导体或其他合适的半导体材料。示例性S/D区124可以包括但不限于Ge、SiGe、GaAs、AlGaAs、GaAsP、SiP、InAs、AlAs、InP、GaN、InGaAs、InAlAs、GaSb、AlP、GaP等。S/D区124可以包括：p型掺杂剂，例如硼；n型掺杂剂，例如磷或砷；和/或其他合适的掺杂剂，包括其组合。可以通过使用CVD、原子层沉积(ALD)或分子束外延(MBE)的外延生长方法来形成S/D区124。沟道区108可以包括一种或多种半导体材料，例如Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP或InP。在一些实施例中，沟道区108包括与衬底102相同的半导体材料。在一些实施例中，器件200是FinFET，并且沟道区108是设置在栅极堆叠140下方的多个鳍。在一些实施例中，器件200是纳米结构晶体管，并且沟道区108被栅极堆叠140包围。
如图1A和图1B所示，每个栅极堆叠140包括设置在沟道区108之上(或者对于纳米结构晶体管，围绕沟道区108)的栅极电极层138。栅极电极层138可以是含金属的材料，例如钨、钴、铝、钌、铜、其多层等，并且可以通过ALD、等离子体增强化学气相沉积(PECVD)、MBD、物理气相沉积(PVD)或任何合适的沉积技术来沉积。每个栅极堆叠140还可以包括设置在沟道区108之上的栅极电介质层136。栅极电极层138可以设置在栅极电介质层136之上。在一些实施例中，可以在沟道区108和栅极电介质层136之间设置界面层(未示出)，并且可以在栅极电介质层136和栅极电极层138之间形成一个或多个功函数层(未示出)。界面电介质层可以包括电介质材料，例如含氧材料或含氮材料，或其多层，并且可以通过任何合适的沉积方法形成，例如CVD、PECVD或ALD。栅极电介质层136可以包括电介质材料，例如含氧材料或含氮材料、k值大于二氧化硅的高k电介质材料，或其多层。栅极电介质层136可以通过任何合适的方法形成，例如CVD、PECVD或ALD。在一些实施例中，栅极电介质层136可以是共形层。术语“共形”在本文中可以用来便于描述在各个区之上具有基本相同厚度的层。一个或多个功函数层可以包括碳化铝钛、氧化铝钛、氮化铝钛等。
栅极间隔件122是沿栅极堆叠140的侧壁(例如，栅极电介质层136的侧壁)形成的。栅极间隔件122可以包括碳氧化硅、氮化硅、氮氧化硅、碳氮化硅等、其多层或其组合，并且可以通过CVD、ALD或其他合适的沉积技术来沉积。
如图1A所示，鳍侧壁间隔件123可以设置在每个S/D区124的相对侧，并且鳍侧壁间隔件123可以包括与栅极间隔件122相同的材料。栅极堆叠140、栅极间隔件122和鳍侧壁间隔件123的部分可以设置在隔离区114上。隔离区114设置在衬底102上。隔离区114可以包括绝缘材料，例如含氧材料、含氮材料或其组合。在一些实施例中，隔离区114是浅沟槽隔离(STI)。绝缘材料可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动化学气相沉积(FCVD)或其他合适的沉积工艺来形成。在一个方面，隔离区114包括通过FCVD工艺形成的氧化硅。
如图1A和图1B所示，接触蚀刻停止层(CESL)126形成在S/D区124和隔离区114上，层间电介质(ILD)层128形成在CESL 126上。当在ILD层128中形成开口时，CESL 126可以提供停止蚀刻工艺的机制。CESL 126可以共形地沉积在S/D区124和隔离区114的表面上。CESL126可以包括含氧材料或含氮材料，例如氮化硅、碳氮化硅、氮氧化硅、氮化碳、氧化硅、碳氧化硅等或其组合，并且可以通过CVD、PECVD、ALD或任何合适的沉积技术来沉积。ILD层128可以包括由原硅酸四乙酯(TEOS)、未掺杂的硅酸盐玻璃或掺杂的氧化硅形成的氧化物，例如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)、有机硅酸盐玻璃(OSG)、SiOC，和/或任何合适的低k电介质材料(例如介电常数低于二氧化硅的材料)，并且可以通过旋涂、CVD、FCVD、PECVD、PVD或任何合适的沉积技术来沉积。
导电接触件(未示出)可以设置在ILD层128中和S/D区124之上。导电接触件可以是导电的，并且包括具有Ru、Mo、Co、Ni中的一种或多种的材料。W、Ti、Ta、Cu、Al、TiN或TaN，以及导电接触件可以通过任何合适的方法形成，例如电化学镀(ECP)或PVD。硅化物层(未示出)可以设置在导电接触件和S/D区124之间。
半导体器件结构100还可以包括设置在器件200和衬底102之上的互连结构300，如图2所示。互连结构300包括各个导电特征，例如第一多个导电特征304和第二多个导电特征306，以及金属间电介质(IMD)层302，以将各个导电特征304、306分隔开并隔离。为了清楚起见，可以省略蚀刻停止层。在一些实施例中，第一多个导电特征304是导线，并且第二多个导电特征306是导电过孔。互连结构300包括多个层级的导电特征304，并且导电特征304被布置在每个层级中，以向设置在下方的各个器件200提供电通路。导电特征306提供从器件200到导电特征304以及导电特征304之间的垂直电布线。例如，互连结构300的最底部导电特征306可以电连接到设置在S/D区124(图1B)和栅极电极层138(图1B)之上的导电接触件。导电特征304和导电特征306可以由一种或多种导电材料制成，例如金属、金属合金、金属氮化物或硅化物。例如，导电特征304和导电特征306由以下材料制成：铜、铝、铑、钌、铱、铝铜合金、钛、氮化钛、钽、氮化钽、氮化钛硅、锆、金、银、钴、镍、钨、氮化钨、氮化钨硅、铂、铬、钼、铪、其他合适的导电材料或其组合。在一些实施例中，导电特征304、306可以包括二维材料。
IMD层302包括一种或多种电介质材料，以向各个导电特征304、306提供隔离功能。IMD层302可以包括嵌入多个层级的导电特征304、306的多个电介质层。IMD层302由电介质材料制成，例如SiOx、SiOxCyHz或SiOxCy，其中x、y和z是整数或非整数。在一些实施例中，IMD层302包括k值在从约1至约5的范围的电介质材料。
图3A-图3H是根据一些实施例的制造互连结构300的各个阶段的截面侧视图。如图3A所示，互连结构300包括电介质层310，其可以是ILD层或IMD层。例如，电介质层310可以是ILD层128(图1A和图1B)或IMD层302(图2)。电介质层310可以包括与ILD层128或IMD层302相同的材料。在一些实施例中，电介质层310包括低k电介质材料、SiO2、SiOC、SiON、SiOC、SiOCN或其他合适的电介质材料。在一些实施例中，低k电介质材料包括SiOCH。电介质层310可以通过CVD、FCVD、ALD、旋涂或其他合适的工艺形成。互连结构300包括有源区308A和密封环区308S，并且区308A、区308S可以彼此相邻或者彼此分隔开。
一个或多个导电特征312A、312S设置在电介质层310中。一个或多个导电特征312A(仅示出一个)设置在有源区308A中的电介质层310中，并且一个或多个导电特征312S(仅示出一个)设置在密封环区308S中。导电特征312A、312S各自包括导电材料，例如Cu、Co、Ru、Mo、Cr、W、Mn、Rh、Ir、Ni、Pd、Pt、Ag、Au、Al、Ta、TaN、TiN、其合金或其他合适的材料。导电特征312A、312S通过任何合适的工艺形成，例如ECP、无电沉积(ELD)、PVD或CVD。在一些实施例中，导电特征312A、312S可以是图2所示的导电特征306。例如，导电特征312A、312S可以是具有相同或不同尺寸的导电过孔。在一些实施例中，导电特征312S的尺寸比导电特征312A的尺寸更大。在一些实施例中，阻挡层(未示出)可以形成在电介质层310和导电特征312A、312S之间，并且内衬(未示出)可以形成在阻挡层和导电特征312A、312S之间。阻挡层和内衬可以通过任何合适的工艺形成，例如CVD、PECVD或ALD。
蚀刻停止层314形成在有源区308A和密封环区308S中的电介质层310和导电特征312A、312S上。蚀刻停止层314可以包括含氮材料或含氧材料。例如，蚀刻停止层314可以是氮化物或氧化物，例如氮化硅、金属氮化物、氧化硅或金属氧化物。在一些实施例中，蚀刻停止层314包括与CESL 126(图1A)相同的材料。蚀刻停止层314可以通过任何合适的工艺形成，例如CVD、PECVD、ALD、PEALD或任何合适的工艺。在一些实施例中，蚀刻停止层314是由ALD形成的共形层。电介质层316形成在有源区308A和密封环区308S中的蚀刻停止层314上。电介质层316可以包括与电介质层310相同的材料，并且可以通过与电介质层310相同的工艺形成。
如图3B所示，开口318A、318S分别形成在有源区308A和密封环区308S中的电介质层316和蚀刻停止层314中。每个开口318A、318S可以通过一个或多个蚀刻工艺形成。开口318S的尺寸大于开口318A的尺寸。例如，开口318A具有小于约10nm(例如从约6nm到约10nm)的底部临界尺寸CD1。底部临界尺寸CD1可以是开口318A沿x轴的最小尺寸，如图3B所示。开口318A沿x轴的临界尺寸可以从开口318A的顶部到底部逐渐减小。在一些实施例中，开口318A沿x轴的临界尺寸可以是基本恒定的，并且与底部临界尺寸CD1相同。开口318S具有大于约10nm(例如从约20nm至约200nm)的底部临界尺寸CD2。底部临界尺寸CD2可以是开口318沿x轴的最小尺寸，如图3B所示。开口318S沿x轴的临界尺寸可以从开口318S的顶部到底部逐渐减小。在一些实施例中，开口318S沿x轴的临界尺寸可以是基本恒定的，并且与底部临界尺寸CD2相同。在一些实施例中，如图3B所示，临界尺寸CD1、CD2是沿x轴的。开口318A、318S沿y轴的尺寸可以分别显著大于底部临界尺寸CD1、CD2。在一些实施例中，底部临界尺寸CD1、CD2是沿y轴的，并且开口318A、318S沿x轴的尺寸可以分别显著大于底部临界尺寸CD1、CD2。在一些实施例中，开口318A、318S是沟槽。
如图3C所示，第一导电层320形成在电介质层316上和开口318A、318S中。第一导电层320形成在电介质层316和蚀刻停止层314的位于开口318A、318S中的侧壁上。第一导电层320包括3至6个二维(2D)材料层。本公开中使用的术语“2D材料”是指单层材料或单层型材料，其是具有层内共价键和层间范德华键的原子级薄结晶固体。2D材料的示例可以包括石墨烯、六方氮化硼(h-BN)或过渡金属二硫族化物(MX2)，其中M是过渡金属元素，X是硫族元素。一些示例性MX2材料可以包括但不限于CrSe2、CrTe2、VS2、VSe2、VTe2、TaS2、TaSe2、TaTe2、MoS2、MoSe2、MoTe2、NbS2、NbSe2、NbTe2、WS2、WSe2、WTe2、TiS2、TiSe2、TiTe2或其任意组合。在一些实施例中，2D材料包括S、Se、Te、FeS、FeSe、BP、Mo2C、Si、Ge、Sn、其他合适的2D材料或其组合。在一些实施例中，第一导电层320选择性地形成在电介质层316和蚀刻停止层314的电介质材料上，并且没有形成在导电特征312A、312S上。例如，第一导电层320可以是使用水辅助CVD工艺形成的石墨烯层。水辅助CVD工艺不使用金属催化剂。因此，结果，第一导电层320没有形成在导电特征312A、312S的金属表面上。在另一个示例中，如图7A-图7D中详细描述的，阻挡层702(图7A)选择性地形成在导电特征312A、312S上，并且阻挡在导电特征312A、312S上形成第一导电层320的2D材料。
在一些实施例中，如图3C-1所示，导电特征312A、312S的顶表面中的每一个都包括氧化物层319。氧化物层319可以由于在工艺期间导电特征312A、312S的氧化而形成。氧化物层319可以是包括导电特征312A、312S的金属的金属氧化物层。在一些实施例中，氧化物层319也可以形成在图5A、图5B、图6A-图6D和图7A-图7D所示的导电特征312A上。在一些实施例中，类似于图3C所示的实施例，第一导电层320没有形成在氧化物层319上。例如，第一导电层320的2D材料形成在电介质层316和蚀刻停止层314的硅基氧化物和/或氮化物上，但是没有形成在氧化物层319的金属氧化物材料上。在另一个示例中，阻挡层702(图7A)选择性地形成在氧化物层319上，以阻挡在导电特征312A、312S上形成第一导电层320的2D材料。在一些实施例中，在形成第一导电层320之前，可以去除氧化物层319的暴露部分。
如图3C-2所示，在一些实施例中，第一导电层320的一部分320b形成在导电特征312A、312S上。部分320b的厚度可以小于形成在电介质层316上的第一导电层320的部分的厚度的一半。部分320b的生长速率显著慢于形成在电介质层316和蚀刻停止层314上的第一导电层320的部分的生长速率。结果，部分320b的厚度显著小于形成在电介质层316和蚀刻停止层314上的第一导电层320的部分的厚度。在一些实施例中，部分320b也可以形成在图5A、图5B和图6A-图6D所示的导电特征312A上。如图3C-3所示，在一些实施例中，第一导电层320的部分320b形成在氧化物层319上。在一些实施例中，在形成第一导电层320之前，可以去除氧化物层319的暴露部分。
当2D材料层的数量在3至6的范围时，第一导电层320的电阻率最低。如果2D材料层的数量小于3或大于6，则第一导电层320的电阻率增加。在一些实施例中，2D材料层可以掺杂有掺杂剂，以进一步降低电阻率。例如，这3至6个2D材料层可以掺杂有Nb、Cu、Mn或其他合适的掺杂剂。
在一些实施例中，通过在电介质层316上以及开口318A、318S中的电介质层316和蚀刻停止层314的侧壁上形成第一2D材料层来形成第一导电层320。然后，在第一2D材料层上形成第二2D材料层，接着在第二2D材料层上形成第三2D材料层。在一些实施例中，在电介质层316上以及开口318A、318S中的电介质层316和蚀刻停止层314的侧壁上形成3至6个2D材料层。因此，2D材料层在基本垂直于电介质层316的表面的方向上形成。换句话说，3至6个2D材料层在基本垂直于电介质层316(其上形成有2D材料层)的表面的方向上堆叠。在图6A至图6D和图7A至图7D中描绘了用于形成第一导电层320的各种方法。
在一些实施例中，包括3至6个2D材料层的第一导电层320的厚度在从约2nm至约9nm的范围内。尽管在一些实施例中，第一导电层320可以选择性地形成在电介质材料上，但是由于开口318A的底部临界尺寸CD1(图3B)小，导电特征312A的至少一部分可以被第一导电层320覆盖。如上所述，开口318A的底部临界尺寸CD1(图3B)的范围可以从约6nm到约10nm。因此，在一些实施例中，如图3C所示，底部临界尺寸CD1(图3B)大于第一导电层320厚度的两倍，并且在第一导电层320的部分之间的开口318A的底部形成间隙。导电特征312A的一部分可以暴露在该间隙中。在一些实施例中，如图3D所示，底部临界尺寸CD1(图3B)小于第一导电层320厚度的二分之一，并且第一导电层320在蚀刻停止层314的侧壁上形成的部分被合并。换句话说，开口318A的底部可以被第一导电层320覆盖，并且第一导电层320与导电特征312A接触。第一导电层320可以不形成在导电特征312S上，或者可以覆盖导电特征312S的边缘部分。导电特征312S的至少一部分暴露在开口318S中。
如图3E所示，第二导电层322形成在第一导电层320上。由于开口318A、318S的大小不同，第二导电层322填充开口318A但不填充开口318S。第二导电层322填充开口318A中的第一导电层320的部分之间的空间。在导电特征312A的一部分被暴露的实施例中，第二导电层322与导电特征312A的暴露部分接触。第二导电层322包括诸如Ru、Mo、Rh或Ir之类的金属，其与诸如Cu或Co之类的其他金属相比，在尺寸小于约6nm时电阻率更低。例如，在开口318A中形成第一导电层320之后，开口318A沿x轴的底部临界尺寸CD1(图3B)小于约6nm，这意味着设置在开口318A中的第二导电层322的底部沿x轴的尺寸小于约6nm。通过使用Ru、Mo、Rh或Ir作为第二导电层322，与使用Cu或Co作为第二导电层322相比，第二导电层322的电阻率降低。
第二导电层322通过ALD工艺形成，以改善开口318A的间隙填充。结果，第二导电层322在开口318S中可以是共形层，如图3E所示。在沿限定开口318S的侧壁形成的第一导电层320的部分上形成的第二导电层322的部分是共形的。此外，第二导电层322的一部分可以共形地形成在密封环区308S中的导电特征312S的暴露部分上。形成在开口318S中的第二导电层322的共形部分的厚度可以在从约1nm到约3nm的范围内。在一些实施例中，第二导电层322可以与导电特征312A、322S接触，如图3E所示。在一些实施例中，第二导电层322可以与第一导电层320的部分320b(图3C-2)接触。在一些实施例中，第二导电层322可以与氧化物层319接触(图3C-1)。
如图3F所示，第三导电层324形成在第二导电层322上。第三导电层324填充开口318。第三导电层324包括诸如Cu之类的金属，其与诸如Ru、Mo、Rh或Ir之类的其他金属相比，在尺寸大于约6nm时电阻率较低。例如，在开口318S中形成第二导电层322之后，开口318A沿x轴的底部临界尺寸CD1(图3B)大于约10nm，这意味着设置在开口318S中的第三导电层324的底部沿x轴的尺寸大于约6nm(第一导电层320和第二导电层322可以占据底部临界尺寸CD2的一部分)。通过使用Cu作为第三导电层324，与使用Ru、Mo、Rh或Ir作为第三导电层324相比，第三导电层324的电阻率降低。可以通过PVD或ECP形成第三导电层324，这不同于形成第二导电层322的ALD工艺。
如图3G所示，第一导电层320、第二导电层322和第三导电层324的设置在电介质层316上的部分被去除。可以通过诸如化学机械抛光(CMP)工艺之类的平坦化工艺来去除这些层的部分。第一导电层320和第二导电层322的形成在开口318A中的部分可以是导电特征326A，第一导电层320、第二导电层322和第三导电层324的形成在开口318S中的部分可以是导电特征326S。导电特征326A具有沿x轴的第一底部宽度，该第一底部宽度可以与底部临界尺寸CD1相同。导电特征326S具有沿x轴的第二底部宽度，该第二底部宽度可以与底部临界尺寸CD2相同。第二宽度显著大于第一宽度。导电特征326A、326S可以是图2所示的导电特征304。如图3G所示，导电特征326A的底部宽度小于约10nm，并且包括第一导电层320和第二导电层322。导电特征326A的接触电阻和薄层电阻低于包括Cu和阻挡层的常规导电特征的接触电阻和薄层电阻。如上所述，当尺寸小于约6nm时，与第二导电层322的材料相比，Cu的电阻率更高。导电特征326S具有大于约10nm(例如从约20nm到约200nm)的底部宽度，并且包括第一导电层320、第二导电层322和第三导电层324。导电特征326S的接触电阻和薄层电阻低于包括Cu和阻挡层的常规导电特征的接触电阻和薄层电阻。常规导电特征的阻挡层可以是TiN或TaN，其与第一导电层320的材料(例如3至6层2D材料)相比具有更高的电阻率。因此，设置在同一电介质层316中的两个导电特征326A、326S具有不同数量的材料，以降低导电特征326A、326S的接触电阻和薄层电阻。例如，导电特征326A包括2D材料和一种金属，并且导电特征326S包括该2D材料、该金属和不同于该金属的附加金属。如果导电特征326S的第三导电层324由与第二导电层322相同的材料制成，则导电特征326S的接触电阻和薄层电阻增大，因为当尺寸大于约6nm时，第三导电层324的电阻率显著低于第二导电层322的电阻率。在一些实施例中，导电特征326S设置在有源区308A中。换句话说，具有不同大小和材料的两个导电特征326A、326S设置在有源区308A中。
图3H示出了具有形成在导电特征312A和第二导电层322之间的第一导电层320的导电特征326A。如图3D中所示，第一导电层320的形成在蚀刻停止层314的侧壁上的部分可以被合并，并且可以覆盖导电特征312A。因此，第二导电层322不与导电特征312A直接接触，而是经由第一导电层320电连接到导电特征312A。
如上所述，第一导电层320包括在基本垂直于电介质层316的侧壁的方向上形成的3至6个2D材料层。在一些实施例中，电介质层316的侧壁可以基本垂直于导电特征312A的顶表面。在操作期间，电流可以在基本垂直于导电特征312A的顶表面的方向上从导电特征326A流到导电特征312A，并且电子在基本垂直于导电特征312A的顶表面的方向上从导电特征312A流到导电特征326A。因此，在基本平行于电子流方向的方向上形成有3至6个2D材料层，并且电子在相邻的2D材料层之间流动。结果，与包括在基本垂直于导电特征312A的顶表面的方向上形成的多个2D材料层的导电特征(其中电子穿过2D材料层流动)相比，接触电阻降低。
图4A-图4C是根据一些实施例的制造互连结构300的各个阶段之一的各个视图。如图4A所示，导电特征326A可以通过双镶嵌工艺形成，并且导电特征326A包括过孔部分328和内衬部分330。过孔部分328和内衬部分330中的每一个都包括第一导电层320和第二导电层322。图3G中所示的导电特征326A可以是内衬部分330。如图4B所示，由于x轴上的尺寸小，导电特征326A包括第二导电层322，其与第三导电层324(图3H)相比电阻率较低，并且导电特征326A不包括第三导电层324。图4C是导电特征326A的俯视图，导电特征326A包括被第一导电层320包围的第二导电层322。
图5A和图5B是根据替代实施例的导电特征326的截面侧视图。如图5A所示，在一些实施例中，由于CMP工艺的碟形效应(dishing effect)，导电特征312A在z轴上的厚度小于电介质层310的厚度，并且第一导电层320的每个2D材料层可以包括设置在导电特征312A上的倾斜部分。每个2D材料层可以包括设置在电介质层310之上并连接到倾斜部分的水平部分。水平部分和倾斜部分可以形成钝角。第一导电层320可以形成在导电特征312A的部分上，并且第二导电层322形成在导电特征312A的剩余部分上。
如图5B所示，导电特征312A在x轴上的宽度可以基本等于或大于导电特征326S的宽度。结果，在导电特征312A上没有形成第一导电层320的水平部分。
图6A-图6D是根据一些实施例的制造第一导电层320的各个阶段的截面侧视图。如图6A所示，第一层602选择性地形成在电介质层316和蚀刻停止层314的电介质表面上。第一层602可以是过渡金属氧化物，并且可以通过ALD工艺形成。如图6A所示，在电介质层316和蚀刻停止层314中形成两个开口601。在一些实施例中，开口601是沟槽。在一些实施例中，开口601包括用于双镶嵌工艺的过孔和形成在过孔之上的沟槽。导电特征312A暴露在两个开口601之一中。导电特征(未示出)可以在图6A中未示出的沿y轴的位置处暴露在两个开口601中的另一个开口601中。在一些实施例中，在两个开口601中的另一个开口601中没有暴露导电特征。第一层602没有形成在导电特征312A的金属表面上。
接下来，如图6B所示，在第一层602上执行硫化处理以形成第二层604。在一些实施例中，第二层604包括过渡金属硫化物，其可以是2D材料。因此，第二层604可以是2D材料层。第二层604可以通过ALD工艺形成，并且图6A和图6B中所示的层602、604的形成可以是ALD工艺的循环。
接下来，如图6C所示，在第二层604上形成第三层606。第三层606可以是2D材料层，例如包括过渡金属硫化物的层。第三层606可以包括与第二层604相同的材料，并且可以通过与第二层604相同的工艺形成。第三层606的形成可以是自限制的，因为第三层606选择性地形成在第二层604上。如图6D所示，可以在第三层606上形成附加层608、610、612。每个层608、610、612可以包括与第二层604相同的材料，并且可以通过与第二层604相同的工艺形成。层604、606、608、610、612可以一起形成第一导电层320。尽管在图6D中示出了5层，但是层的数量不限于5。如上所述，第一导电层320可以包括3至6个2D材料层。在形成第一导电层320以填充开口601之后，可以执行后续工艺，例如图3E至图3H中所示的工艺。
图7A-图7D是根据替代实施例的制造第一导电层320的各个阶段的截面侧视图。如图7A所示，开口701形成在电介质层316和蚀刻停止层314中，并且阻挡层702选择性地形成在导电特征312A的金属表面上。在一些实施例中，开口701是沟槽。在一些实施例中，开口701包括用于双镶嵌工艺的过孔和形成在过孔之上的沟槽。阻挡层702可以包括具有头基和尾基的自组装单层(SAM)。头基选择性地附接到导电特征312A，而尾基防止在其上形成层。如图7B所示，在电介质层316和蚀刻停止层314上形成第一层704。阻挡层702阻挡在其上形成第一层704。如果没有阻挡层702，第一层704可能在导电特征312A上形成。在一些实施例中，第一层704是2D材料层，例如石墨烯层。在一些实施例中，可以选择性地在电介质层316和蚀刻停止层314的电介质材料上形成石墨烯层，而不需要阻挡层702。
接下来，可以在第一层704上形成附加层706、708、710、712，如图7C所示。每个层706、708、710、712可以包括与第一层704相同的材料。在一些实施例中，层706、708、710、712是石墨烯层，其选择性地形成在第一层704的石墨烯层上。层704、706、708、710、712可以一起形成第一导电层320。尽管在图7D中示出了5层，但是层的数量不限于5。如上所述，第一导电层320可以包括3至6个2D材料层。如图7D所示，执行等离子体工艺以去除阻挡层702。等离子体工艺基本不影响第一导电层320或导电特征412A。在一些实施例中，阻挡层702在第一层704形成之后但在层706、708、710、712形成之前被去除。可以执行诸如图3E至图3H中所示的工艺之类的后续工艺来填充开口701。
在一些实施例中，由于阻挡层702的去除，在第一导电层320和导电特征312A之间存在空间。第二导电层322可以填充开口701并且填充第一导电层320和导电特征312A之间的空间。
在一些实施例中，如图8所示，在形成层704之后且形成层706、708、710、712之前，去除阻挡层702。层706、708、710、712的底部可以实体接触下面的导电特征312A，而层704的底部可以与下面的导电特征312A分隔开。
图6A至图6D和图7A至图7D示出了在电介质层316和蚀刻停止层314的电介质材料上选择性地形成第一导电层320的各种方法。第一导电层320可以通过其他合适的工艺选择性地形成在电介质层316和蚀刻停止层314的电介质材料上。
本公开在各个实施例中提供了一种互连结构及其形成方法。在一些实施例中，互连结构包括设置在电介质层316中的第一导电特征326A和设置在电介质层316中的第二导电特征326S。第一导电特征326A具有第一宽度，并且包括第一导电层320和第二导电层322。第二导电特征326具有显著大于第一宽度的第二宽度，并且包括第一导电层320、第二导电层322和第三导电层324。一些实施例可以实现优点。例如，导电特征326A、326S的接触电阻和薄层电阻降低。
一个实施例是互连结构。该结构包括设置在一个或多个器件之上的第一电介质层、设置在第一电介质层中的第一导电特征、设置在第一电介质层中的第二导电特征、设置在第一电介质层上的蚀刻停止层、设置在蚀刻停止层上的第二电介质层、以及设置在第二电介质层和蚀刻停止层中的第三导电特征。第三导电特征包括第一导电层，第一导电层包括二维材料。该结构还包括设置在第二电介质层和蚀刻停止层中的第四导电特征。第三导电特征和第四导电特征包括不同数量的层。
另一个实施例是互连结构。该结构包括设置在一个或多个器件之上的第一电介质层和设置在第一电介质层中的第一导电特征。第一导电特征包括与第一电介质层接触的第一导电层和填充第一导电层的部分之间的空间的第二导电层。第一导电层包括石墨烯或过渡金属二硫族化物。该结构还包括设置在第一电介质层中的第二导电特征。第二导电特征包括与第一电介质层接触的第一导电层、与第一导电层接触的第二导电层、以及与第二导电层接触并被其包围的第三导电层。
另一个实施例是一种方法。该方法包括在第二电介质层之上形成第一电介质层，以及在第一电介质层中形成第一开口和第二开口。第一开口和第二开口具有不同的底部临界尺寸。该方法还包括在第一开口和第二开口中形成第一导电层，并且第一导电层包括二维材料。该方法还包括形成第二导电层，并且第二导电层填充第一开口并且是第二开口中的共形层。该方法还包括形成第三导电层。第三导电层形成在第一开口之上并且填充第二开口。
上文概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，用于实现本文介绍的实施例的相同目的和/或实现相同优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在此进行各种改变、替换和变更。
示例
示例1.一种互连结构，设置在衬底之上，所述互连结构包括：第一电介质层，设置在一个或多个器件之上；第一导电特征，设置在所述第一电介质层中；第二导电特征，设置在所述第一电介质层中；蚀刻停止层，设置在所述第一电介质层上；第二电介质层，设置在所述蚀刻停止层上；第三导电特征，设置在所述第二电介质层和所述蚀刻停止层中，其中，所述第三导电特征包括第一导电层，并且所述第一导电层包括二维材料；以及第四导电特征，设置在所述第二电介质层和所述蚀刻停止层中，其中，所述第三导电特征和所述第四导电特征包括不同数量的层。
示例2.根据示例1所述的互连结构，其中，所述第三导电特征本质上由所述第一导电层和第二导电层组成。
示例3.根据示例2所述的互连结构，其中，所述第四导电特征本质上由所述第一导电层、所述第二导电层和第三导电层组成。
示例4.根据示例3所述的互连结构，其中，所述第一导电层包括石墨烯或过渡金属二硫族化物，所述第二导电层包括Ru、Mo、Rh或Ir，并且所述第三导电层包括Cu。
示例5.根据示例1所述的互连结构，其中，所述第三导电特征具有第一宽度，并且所述第四导电特征具有显著大于所述第一宽度的第二宽度。
示例6.根据示例5所述的互连结构，其中，所述第一宽度小于约10nm，所述第二宽度大于约10nm。
示例7.根据示例6所述的互连结构，其中，所述第二宽度在从约20nm至约200nm的范围内。
示例8.一种互连结构，设置在衬底之上，所述互连结构包括：第一电介质层，设置在一个或多个器件之上；第一导电特征，设置在所述第一电介质层中，所述第一导电特征包括：第一导电层，与所述第一电介质层接触，其中，所述第一导电层包括石墨烯或过渡金属二硫族化物；以及第二导电层，填充所述第一导电层的部分之间的空间；以及第二导电特征，设置在所述第一电介质层中，所述第二导电特征包括：所述第一导电层，与所述第一电介质层接触；所述第二导电层，与所述第一导电层接触；以及第三导电层，与所述第二导电层接触并被所述第二导电层包围。
示例9.根据示例8所述的互连结构，其中，所述第一导电层包括CrSe2、CrTe2、VS2、VSe2、VTe2、TaS2、TaSe2、TaTe2、MoS2、MoSe2、MoTe2、NbS2、NbSe2、NbTe2、WS2、WSe2、WTe2、TiS2、TiSe2、TiTe2、S、Se、Te、FeS、FeSe、BP、Mo2C、Si、Ge、Sn或其组合，所述第二导电层包括Ru、Mo、Rh或Ir，并且所述第三导电层包括Cu。
示例10.根据示例8所述的互连结构，还包括：第二电介质层，设置在所述第一电介质层下方；第三导电特征，设置在所述第二电介质层中；以及第四导电特征，设置在所述第二电介质层中。
示例11.根据示例10所述的互连结构，其中，所述第一导电特征的所述第一导电层和所述第二导电层与所述第三导电特征接触。
示例12.根据示例10所述的互连结构，其中，所述第一导电特征的所述第一导电层设置在所述第二导电层和所述第三导电特征之间。
示例13.根据示例10所述的互连结构，其中，所述第二导电特征的所述第二导电层设置在所述第三导电层和所述第四导电特征之间。
示例14.根据示例8所述的互连结构，其中，所述第二导电特征的所述第二导电层是共形层。
示例15.根据示例8所述的互连结构，其中，所述第一导电特征具有第一宽度，并且所述第二导电特征具有显著大于所述第一宽度的第二宽度。
示例16.一种用于形成半导体结构的方法，包括：在第二电介质层之上形成第一电介质层；在所述第一电介质层中形成第一开口和第二开口，其中，所述第一开口和所述第二开口具有不同的底部临界尺寸；在所述第一开口和所述第二开口中形成第一导电层，其中，所述第一导电层包括二维材料；形成第二导电层，其中，所述第二导电层填充所述第一开口并且在所述第二开口中是共形层；以及形成第三导电层，其中，所述第三导电层形成在所述第一开口之上并且填充所述第二开口。
示例17.根据示例16所述的方法，其中，形成所述第一导电层包括形成多个二维材料层。
示例18.根据示例17所述的方法，其中，在所述第一电介质层中形成所述第一开口和所述第二开口分别暴露设置在所述第二电介质层中的第一导电特征和第二导电特征。
示例19.根据示例18所述的方法，其中，所述多个二维材料层选择性地形成在所述第一电介质层的电介质表面上。
示例20.根据示例16所述的方法，其中，所述第二导电层和所述第三导电层通过不同的工艺形成。

Claims (10)

1.一种互连结构，设置在衬底之上，所述互连结构包括：
第一电介质层，设置在一个或多个器件之上；
第一导电特征，设置在所述第一电介质层中；
第二导电特征，设置在所述第一电介质层中；
蚀刻停止层，设置在所述第一电介质层上；
第二电介质层，设置在所述蚀刻停止层上；
第三导电特征，设置在所述第二电介质层和所述蚀刻停止层中，其中，所述第三导电特征包括第一导电层，并且所述第一导电层包括二维材料；以及
第四导电特征，设置在所述第二电介质层和所述蚀刻停止层中，其中，所述第三导电特征和所述第四导电特征包括不同数量的层。
2.根据权利要求1所述的互连结构，其中，所述第三导电特征本质上由所述第一导电层和第二导电层组成。
3.根据权利要求2所述的互连结构，其中，所述第四导电特征本质上由所述第一导电层、所述第二导电层和第三导电层组成。
4.根据权利要求3所述的互连结构，其中，所述第一导电层包括石墨烯或过渡金属二硫族化物，所述第二导电层包括Ru、Mo、Rh或Ir，并且所述第三导电层包括Cu。
5.根据权利要求1所述的互连结构，其中，所述第三导电特征具有第一宽度，并且所述第四导电特征具有显著大于所述第一宽度的第二宽度。
6.根据权利要求5所述的互连结构，其中，所述第一宽度小于约10nm，所述第二宽度大于约10nm。
7.根据权利要求6所述的互连结构，其中，所述第二宽度在从约20nm至约200nm的范围内。
8.一种互连结构，设置在衬底之上，所述互连结构包括：
第一电介质层，设置在一个或多个器件之上；
第一导电特征，设置在所述第一电介质层中，所述第一导电特征包括：
第一导电层，与所述第一电介质层接触，其中，所述第一导电层包括石墨烯或过渡金属二硫族化物；以及
第二导电层，填充所述第一导电层的部分之间的空间；以及
第二导电特征，设置在所述第一电介质层中，所述第二导电特征包括：
所述第一导电层，与所述第一电介质层接触；
所述第二导电层，与所述第一导电层接触；以及
第三导电层，与所述第二导电层接触并被所述第二导电层包围。
9.根据权利要求8所述的互连结构，其中，所述第一导电层包括CrSe2、CrTe2、VS2、VSe2、VTe2、TaS2、TaSe2、TaTe2、MoS2、MoSe2、MoTe2、NbS2、NbSe2、NbTe2、WS2、WSe2、WTe2、TiS2、TiSe2、TiTe2、S、Se、Te、FeS、FeSe、BP、Mo2C、Si、Ge、Sn或其组合，所述第二导电层包括Ru、Mo、Rh或Ir，并且所述第三导电层包括Cu。
10.一种用于形成半导体结构的方法，包括：
在第二电介质层之上形成第一电介质层；
在所述第一电介质层中形成第一开口和第二开口，其中，所述第一开口和所述第二开口具有不同的底部临界尺寸；
在所述第一开口和所述第二开口中形成第一导电层，其中，所述第一导电层包括二维材料；
形成第二导电层，其中，所述第二导电层填充所述第一开口并且在所述第二开口中是共形层；以及
形成第三导电层，其中，所述第三导电层形成在所述第一开口之上并且填充所述第二开口。
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