CN116153371A

CN116153371A - 半导体装置、存储器装置及其操作方法

Info

Publication number: CN116153371A
Application number: CN202210715932.9A
Authority: CN
Inventors: 蔡洙悦; 李晋行
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2021-11-23
Filing date: 2022-06-23
Publication date: 2023-05-23
Also published as: JP2023076806A; US20230162806A1; KR20230075645A

Abstract

本申请涉及半导体装置、存储器装置及其操作方法。一种存储器装置包括存储器结构和控制电路。该存储器结构包括联接到非易失性存储器单元的多个页缓冲器。各个非易失性存储器单元能够存储数据。多个页缓冲器设置在预定方向上。控制电路被配置为将两个页缓冲器的重置区段彼此分离开与重置区段中的至少一个对应的时间。两个页缓冲器在多个页缓冲器当中彼此相邻设置。

Description

半导体装置、存储器装置及其操作方法

技术领域

本文所描述的本公开的实施方式涉及半导体装置，具体地，涉及一种用于减少半导体装置中的信号干扰的设备和方法。

背景技术

近来，计算环境的范式已转变为普适计算，其使得计算机系统能够几乎随时随地被访问。结果，便携式电子装置(例如，移动电话、数字相机、笔记本计算机等)的使用正在迅速增加。这些便携式电子装置各自可使用或包括具有至少一个存储器装置的存储器系统。存储器系统可以是数据存储装置。数据存储装置可用作便携式电子装置的主存储装置或辅助存储装置。

与硬盘不同，这种数据存储装置使用非易失性半导体存储器，表现出改进的稳定性和耐久性，没有机械驱动部件(例如，机械臂)，进而提供高数据访问速度和相对低的功耗。具有这些优点的数据存储装置的示例包括但不限于通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等。

发明内容

本公开的实施方式可提供一种用于减少半导体装置中出现的信号干扰的设备和方法。此外，本公开的实施方式可提供一种能够改进存储器装置的集成度的设备和方法。

在实施方式中，一种存储器装置可包括：存储器结构，其包括联接到非易失性存储器单元的多个页缓冲器，各个非易失性存储器单元能够存储数据，其中，多个页缓冲器设置在预定方向上；以及控制电路，其被配置为将两个页缓冲器的重置区段彼此分离开与重置区段中的至少一个对应的时间。所述两个页缓冲器可在多个页缓冲器当中彼此相邻设置。

存储器结构可包括：位线，其将非易失性存储器单元当中的至少一个非易失性存储器单元联接到多个页缓冲器当中的至少一个页缓冲器；以及开关电路，其被配置为控制位线与至少一个非易失性存储器单元之间的连接。

页缓冲器可包括：感测节点，其联接到开关电路；以及两个锁存器，其联接到感测节点。

控制电路可被配置为传送用于重置包括在页缓冲器中的两个锁存器中的一个的控制信号。

控制电路可通过输出要施加到两个页缓冲器的第一控制信号和第二控制信号来分离重置区段。第一控制信号的第一启用区段和第二控制信号的第二启用区段可彼此分离开与第一启用区段或第二启用区段中的至少一个对应的时间。

第一启用区段和第二启用区段彼此相同。

两个页缓冲器可设置在形成在半导体基板中的邻近隔离焊盘之间。

设置在邻近隔离焊盘之间的两个页缓冲器中的至少一个与设置在邻近隔离焊盘之外的页缓冲器中的至少一个可具有部分交叠的启用区段。

在平面图中，页缓冲器可具有与形成在半导体基板中的3.5条线或5条线对应的宽度。

在另一实施方式中，一种半导体装置可包括：结构，其包括设置在预定方向上的多个缓冲器，各个缓冲器包括存储数据的锁存器；以及控制电路，其被配置为将两个缓冲器的相应启用区段彼此分离开与启用区段中的至少一个对应的时间。两个缓冲器可在多个缓冲器当中彼此相邻设置。

缓冲器可包括：感测节点，其用于接收或输出数据；以及两个锁存器，其联接到感测节点。

控制电路可被配置为传送用于重置包括在缓冲器中的两个锁存器中的一个的控制信号。

控制电路可通过输出要施加到两个缓冲器的第一控制信号和第二控制信号来分离启用区段。第一控制信号的第一启用区段和第二控制信号的第二启用区段可彼此分离开与第一启用区段或第二启用区段中的至少一个对应的时间。

第一启用区段和第二启用区段可彼此相同。

两个缓冲器可设置在形成在半导体基板中的邻近隔离焊盘之间。

设置在邻近隔离焊盘之间的两个缓冲器中的至少一个与设置在邻近隔离焊盘之外的缓冲器中的至少一个可具有部分交叠的启用区段。

在平面图中，缓冲器可具有与形成在半导体基板中的3.5条线或5条线对应的宽度。

在另一实施方式中，一种用于操作存储器装置的方法可包括以下步骤：将具有第一启用区段的第一控制信号施加到多个页缓冲器当中的彼此相邻设置的两个页缓冲器中的第一页缓冲器；以及将具有第二启用区段的第二控制信号施加到所述两个页缓冲器中的第二页缓冲器。第一启用区段和第二启用区段可彼此分离开与第一启用区段或第二启用区段中的至少一个对应的时间。

第一页缓冲器和第二页缓冲器可设置在形成在半导体基板中的邻近隔离焊盘之间。

第一启用区段和第二启用区段可彼此相同。

在另一实施方式中，一种存储器装置可包括：成列的存储器单元阵列；第一页缓冲器和第二页缓冲器，其在物理上彼此相邻设置并且各自包括联接到对应列的第一锁存器和第二锁存器，第一页缓冲器的第二锁存器在物理上与第二页缓冲器的第一锁存器相邻设置；以及控制电路，其被配置为将第一信号和第二信号施加到相应的第一锁存器以重置第一锁存器。第一信号和第二信号可在按照时间量中的任一个分离开的相应时间量期间保持使能。

附图说明

本文中的描述参考了附图，其中，相同的标号贯穿附图表示相同的部分。

图1示出根据本公开的实施方式的数据处理系统。

图2示出根据本公开的实施方式的存储器装置。

图3示出根据本公开的实施方式的存储器装置中的控制信号和页缓冲器的第一示例。

图4示出根据本公开的实施方式的存储器装置中的页缓冲器电路的第一结构。

图5示出根据本公开的实施方式的存储器装置中的页缓冲器电路的第二结构。

图6示出根据本公开的实施方式的存储器装置中的控制信号和页缓冲器的第二示例。

图7示出根据本公开的实施方式的存储器装置中的控制信号和页缓冲器的第三示例。

图8示出根据本公开的实施方式的存储器装置中所包括的页缓冲器。

图9示出用于控制存储器装置中所包括的页缓冲器的第一操作方法。

图10示出当存储器装置通过第一操作方法操作时出现的干扰。

图11示出由于图10所示的干扰而引起的数据失真。

图12示出根据本公开的实施方式的用于控制存储器装置中所包括的页缓冲器的第二操作方法。

图13示出根据本公开的实施方式的如何避免当存储器装置通过第二操作方法操作时出现的干扰。

图14示出根据本公开的实施方式的如何避免根据第二操作方法的数据失真。

具体实施方式

下面参照附图描述本公开的各种实施方式。然而，本公开的元件和特征可不同地配置或布置以形成其它实施方式，其可以是所公开的任何实施方式的变体。

在本公开中，对包括在“一个实施方式”、“示例实施方式”、“实施方式”、“另一实施方式”、“一些实施方式”、“各种实施方式”、“其它实施方式”、“替代实施方式”等中的各种特征(例如，元件、结构、模块、组件、步骤、操作、特性等)的引用旨在意指任何这些特征被包括在本公开的一个或更多个实施方式中，但是可能未必组合在同一实施方式中。

在本公开中，术语“包括”和“包含”是开放式的。如在所附权利要求中使用的，这些术语指定存在所述元件，不排除一个或更多个其它元件的存在或添加。权利要求中的术语不排除设备包括附加组件(例如，接口单元、电路等)。

在本公开中，各种单元、电路或其它组件可被描述或声明为“被配置为”执行任务。在这样的上下文中，“被配置为”用于通过指示块/单元/电路/组件包括在操作期间执行一个或更多个任务的结构(例如，电路)来暗示结构。因此，即使当所指定的块/单元/电路/组件当前不可操作(例如，未开启或未启用)时，也可以说块/单元/电路/组件被配置为执行任务。与“被配置为”语言一起使用的块/单元/电路/组件包括硬件(例如电路)、存储可执行以实现操作的程序指令的存储器等。另外，“被配置为”可包括由软件和/或固件(例如，FPGA或执行软件的通用处理器)操纵以按照能够执行有关任务的方式操作的通用结构(例如，通用电路)。“被配置为”还可包括调整制造工艺(例如，半导体制造设施)以制造适于实现或执行一个或更多个任务的装置(例如，集成电路)。

如本公开中使用的，术语“电路”或“逻辑”是指以下所有：(a)仅硬件电路实现方式(例如仅模拟和/或数字电路中的实现方式)；和(b)电路和软件(和/或固件)的组合，例如(适用于)：(i)处理器的组合或(ii)处理器/软件的部分(包括数字信号处理器)、一起工作以使得诸如移动电话或服务器的设备执行各种功能的存储器和软件；以及(c)诸如微处理器或微处理器的一部分的电路，其需要软件或固件来操作，即使软件或固件实际上不存在。“电路”或“逻辑”的该定义应用于该术语在本申请中(包括在任何权利要求中)的所有使用。作为进一步示例，如本申请中使用的，术语“电路”或“逻辑”还涵盖仅处理器(或多个处理器)或处理器的一部分及其(或它们的)附随软件和/或固件的实现方式。术语“电路”或“逻辑”还涵盖(例如，并且如果适用于特定权利要求元件)用于存储装置的集成电路。

如本文中使用的，术语“第一”、“第二”、“第三”等用作它们之前的名词的标签，并非暗示任何类型的排序(例如，空间、时间、逻辑等)。术语“第一”和“第二”未必暗示第一值必须写在第二值之前。此外，尽管本文中可使用这些术语来标识各种元件，但这些元件不受这些术语限制。这些术语用于将一个元件与另一元件相区分，否则它们将具有相同或相似的名称。例如，第一电路可与第二电路相区分。

此外，术语“基于”用于描述影响确定的一个或更多个因素。该术语不排除可影响确定的附加因素。即，确定可仅基于那些因素或至少部分地基于那些因素。考虑到短语“基于B确定A”。尽管在这种情况下，B是影响A的确定的因素，但这种短语不排除A的确定也基于C。在其它情况下，A可仅基于B来确定。

本文中，数据项或数据条目可以是比特序列。例如，数据项可包括文件的内容、文件的一部分、存储器中的页、面向对象程序中的对象、数字消息、数字扫描图像、视频或音频信号的一部分、元数据或可由比特序列表示的任何其它实体。根据实施方式，数据项可包括离散的对象。根据另一实施方式，数据项可包括两个不同组件之间的传输分组内的信息单元。

现在将参照附图描述本公开的实施方式，其中，相同的标号引用相同的元件。

本公开的实施方式可提供一种存储器系统、数据处理系统以及操作存储器系统和数据处理系统的方法。数据处理系统包括诸如存储器系统和主机的组件和资源，并且能够基于组件和资源的用途动态地分配用于组件之间的数据通信的多个数据路径。

图1示出根据本公开的实施方式的数据处理系统100。

参照图1，数据处理系统100可包括与存储器系统(例如，存储器系统110)接合或联接的主机102。例如，主机102和存储器系统110可经由数据总线、主机线缆等彼此联接以执行数据通信。

存储器系统110可包括存储器装置150和控制器130。存储器系统110中的存储器装置150和控制器130可被视为物理上彼此分离的组件或元件。存储器装置150和控制器130可经由至少一个数据路径连接。例如，数据路径可包括通道和/或通路。

根据实施方式，存储器装置150和控制器130可以是功能上划分的组件或元件。此外，根据实施方式，存储器装置150和控制器130可利用单个芯片或多个芯片实现。控制器130可响应于从外部装置输入的请求而执行数据输入/输出操作。例如，当控制器130响应于从外部装置输入的读请求而执行读操作时，存储在存储器装置150中所包括的多个非易失性存储器单元中的数据被传送至控制器130。

如图1所示，存储器装置150可包括多个存储块152、154、156。存储块152、154、156可被理解为一组非易失性存储器单元，其中通过单个擦除操作一起去除数据。尽管未示出，存储块152、154、156可包括页，它是在单个编程操作期间一起存储数据或在单个读操作期间一起输出数据的一组非易失性存储器单元。例如，一个存储块可包括多个页。

例如，存储器装置150可包括多个存储器平面或多个存储器管芯。根据实施方式，存储器平面可被视为包括至少一个存储块的逻辑或物理分区、能够控制包括多个非易失性存储器单元的阵列的驱动电路以及可暂时存储输入到非易失性存储器单元或从非易失性存储器单元输出的数据的缓冲器。

另外，根据实施方式，存储器管芯可包括至少一个存储器平面。存储器管芯可被理解为实现在物理上可区分的基板上的组件的集合。各个存储器管芯可通过数据路径连接到控制器130。各个存储器管芯可包括与控制器130交换数据项和信号的接口。

根据实施方式，存储器装置150可包括至少一个存储块152、154、156、至少一个存储器平面或至少一个存储器管芯。图1所示的存储器装置150的内部配置可根据存储器系统110的性能而不同。本公开的实施方式不限于图2所示的内部配置。

参照图1，存储器装置150可包括能够向存储块152、154、156中供应至少一些电压的电压供应电路170。参照图4至图8，电压供应电路170可包括用于生成存储块152、154、156中使用的目标电压的电压生成电路。电压供应电路170可向包括在存储块中的非易失性存储器单元中供应读电压Vrd、编程电压Vprog、通过电压Vpass或擦除电压Vers。例如，在用于读取存储在存储块152、154、156中所包括的非易失性存储器单元中的数据的读操作期间，电压供应电路170可向所选非易失性存储器单元中供应读电压Vrd。在用于将数据存储在存储块152、154、156中所包括的非易失性存储器单元中的编程操作期间，电压供应电路170可向所选非易失性存储器单元中供应编程电压Vprog。另外，在对所选非易失性存储器单元执行的读操作或编程操作期间，电压供应电路170可向非所选非易失性存储器单元中供应通过电压Vpass。在用于擦除存储在存储块152、154、156中所包括的非易失性存储器单元中的数据的擦除操作期间，电压供应电路170可向存储块中供应擦除电压Vers。

存储器装置150可存储关于基于其执行操作的供应给存储块152、154、156的各种电压的信息。例如，当存储块152、154、156中的非易失性存储器单元可存储多比特数据时，可能需要用于识别或读取多比特数据项的多个电平的读电压Vrd。存储器装置150可包括表，对应于多比特数据项，该表包括与多个电平的读电压Vrd对应的信息。例如，该表可包括存储在寄存器中的偏置值，各个偏置值与特定电平的读电压Vrd对应。用于读操作的读电压Vrd的偏置值的数量可被限制为预设范围。另外，偏置值可被量化。

主机102可包括便携式电子装置(例如，移动电话、MP3播放器、膝上型计算机等)或非便携式电子装置(例如，台式计算机、游戏机、电视、投影仪等)。根据实施方式，主机102可包括便携式电子装置和非便携式电子装置中所包括的中央处理单元(CPU)。

主机102还可包括至少一个操作系统(OS)，其可控制主机102中执行的功能和操作。OS可在操作上与存储器系统110接合的主机102与旨在将数据存储在存储器系统110中的用户之间提供互操作性。OS可支持与用户的请求对应的功能和操作。作为示例而非限制，OS可根据主机102的移动性而被分类为一般操作系统和移动操作系统。一般操作系统可根据系统要求或用户环境而被分成个人操作系统和企业操作系统。与个人操作系统相比，企业操作系统可专用于确保和支持高性能计算。

移动操作系统可允许支持用于移动性的服务或功能(例如，省电功能)。主机102可包括多个操作系统。对应于用户的请求，主机102可执行与存储器系统110联动的多个操作系统。主机102可向存储器系统110中发送与用户的请求对应的多个命令，从而在存储器系统110内执行与所述多个命令对应的操作。

存储器系统110中的控制器130可响应于从主机102输入的请求或命令而控制存储器装置150。例如，控制器130可执行读操作以将从存储器装置150读取的数据提供给主机102并且可执行写操作(或编程操作)以将从主机102输入的数据存储在存储器装置150中。为了执行数据输入/输出(I/O)操作，控制器130可控制和管理读取数据、编程数据、擦除数据等的内部操作。

根据实施方式，控制器130可包括主机接口132、处理器134、纠错电路(ECC)138、电源管理单元(PMU)140、存储器接口142和存储器144。包括在图2所示的控制器130中的组件可根据关于存储器系统110的结构、功能、操作性能等而变化。

例如，存储器系统110可根据主机接口的协议利用各种类型的存储装置中的任一种(其可与主机102电联接)来实现。合适存储装置的非限制性示例包括固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)、微型MMC、安全数字(SD)卡、迷你SD、微型SD、通用串行总线(USB)存储装置、通用闪存(UFS)装置、紧凑闪存(CF)卡、智能媒体(SM)卡、记忆棒等。可根据存储器系统110的实现方式向控制器130添加组件或从控制器130省略组件。

主机102和存储器系统110各自可包括用于根据一个或更多个预定协议发送和接收信号、数据等的接口或控制器。例如，存储器系统110中的主机接口132可包括能够向主机102发送信号、数据等或从主机102接收信号、数据等的设备。

包括在控制器130中的主机接口132可接收从主机102输入的信号、命令(或请求)和/或数据。例如，主机102和存储器系统110可使用预定协议以在它们之间发送和接收数据。主机102和存储器系统110为了发送和接收数据所支持的通信标准、协议或接口的示例包括通用串行总线(USB)、多媒体卡(MMC)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、高速外围组件互连(PCIe或PCI-e)、串行附接SCSI(SAS)、串行高级技术附件(SATA)、移动行业处理器接口(MIPI)等。根据实施方式，主机接口132是一种用于与主机102交换数据的层，并且利用称为主机接口层(HIL)的固件来实现或由其驱动。

集成驱动电子设备(IDE)或高级技术附件(ATA)可用作用于发送和接收数据的接口之一，并且例如可使用线缆，线缆包括并联连接的40根引线以支持主机102和存储器系统110之间的数据发送和数据接收。当多个存储器系统110连接到单个主机102时，可使用多个存储器系统110连接至的位置或拨码开关将多个存储器系统110分成主设备和从设备。设定为主设备的存储器系统110可用作主存储器装置。IDE(ATA)可包括例如Fast-ATA、ATAPI或增强IDE(EIDE)。

串行高级技术附件(SATA)接口是一种与集成驱动电子设备(IDE)装置所使用的并行数据通信接口的各种ATA标准兼容的串行数据通信接口。IDE接口中的40根引线可减少至SATA接口中的6根引线。例如，IDE的40个并行信号可转换为SATA接口的6个串行信号。SATA接口由于其更快的数据发送和接收速率及其更少的资源消耗已广泛用在用于数据发送和接收的主机102中。SATA接口可将至多30个外部装置连接到包括在主机102中的单个收发器。另外，SATA接口可支持热插拔，其即使在正在执行主机102与另一装置之间的数据通信时，也允许外部装置附接到主机102或从主机102脱离。因此，即使当主机102通电时，存储器系统110也可类似于通用串行总线(USB)所支持的装置作为附加装置连接或断开。例如，在具有eSATA端口的主机102中，存储器系统110可类似于外部硬盘自由地附接到主机102或从主机102脱离。

小型计算机系统接口(SCSI)是一种用于将计算机或服务器与其它外围装置连接的串行数据通信接口。与诸如IDE和SATA的其它接口相比，SCSI可提供高传输速度。在SCSI中，主机102和至少一个外围装置(例如，存储器系统110)串联连接，但主机102与各个外围装置之间的数据发送和接收可通过并行数据通信来执行。在SCSI中，很容易将诸如存储器系统110的装置连接到主机102或从主机102断开。SCSI可支持15个其它装置连接到包括在主机102中的单个收发器。

串行附接SCSI(SAS)可被理解为SCSI的串行数据通信版本。在SAS中，主机102和多个外围装置串联连接，并且主机102与各个外围装置之间的数据发送和接收可按串行数据通信方案执行。SAS可支持主机102与外围装置之间通过串行线缆而非并行线缆的连接，以容易地使用SAS来管理设备并且增强或改进操作可靠性和通信性能。SAS可支持八个外部装置连接到包括在主机102中的单个收发器。

高速非易失性存储器(NVMe)是一种至少基于高速外围组件互连(PCIe)的接口，其被设计为增加配备有非易失性存储器系统110的主机102、服务器、计算装置等的性能和设计灵活性。PCIe可使用插槽或特定线缆来连接计算装置(例如，主机102)和外围装置(例如，存储器系统110)。例如，PCIe可使用多个引脚(例如，18引脚、32引脚、49引脚或82引脚)和至少一根引线(例如，x1、x4、x8或x16)来实现超过每秒几百MB(例如，250MB/s、500MB/s、984.6250MB/s或1969MB/s)的高速数据通信。根据实施方式，PCIe方案可实现每秒几十至几百千兆比特的带宽。NVMe可支持比硬盘更快的诸如SSD的非易失性存储器系统110的操作速度。

根据实施方式，主机102和存储器系统110可通过通用串行总线(USB)连接。通用串行总线(USB)是一种可扩展、可热插拔的即插即用串行接口，其可提供主机102与诸如键盘、鼠标、操纵杆、打印机、扫描仪、存储装置、调制解调器、视频相机等的外围装置之间的成本高效标准连接性。诸如存储器系统110的多个外围装置可联接到包括在主机102中的单个收发器。

参照图2，纠错电路138可校正从存储器装置150读取的数据的错误比特，并且可包括纠错码(ECC)编码器和ECC解码器。ECC编码器可执行要编程在存储器装置150中的数据的纠错编码以生成添加了奇偶校验比特的编码数据，并且将编码数据存储在存储器装置150中。当控制器130读取存储在存储器装置150中的数据时，ECC解码器可检测并纠正包含在从存储器装置150读取的数据中的错误比特。例如，在对从存储器装置150读取的数据执行纠错解码之后，纠错电路138确定纠错解码是否成功，并且基于纠错解码的结果输出指令信号(例如，纠正成功信号或纠正失败信号)。纠错电路138可使用在对存储在存储器装置150中的数据的ECC编码处理期间生成的奇偶校验比特，以便纠正读取数据的错误比特。当错误比特数大于或等于可纠正错误比特数时，纠错电路138可不纠正错误比特，相反可输出指示纠正错误比特失败的纠正失败信号。

根据实施方式，纠错电路138可基于诸如低密度奇偶校验(LDPC)码、Bose-Chaudhuri-Hocquenghem(BCH)码、turbo码、Reed-Solomon(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、块编码调制(BCM)等的编码调制来执行纠错操作。纠错电路138可包括用于基于上述码中的至少一个执行纠错操作的所有电路、模块、系统和/或装置。图2所示的纠错电路138可包括控制器130中所包括的至少一些组件。

例如，ECC解码器可对从存储器装置150发送的数据执行硬决策解码或软决策解码。硬决策解码可被理解为广泛分类用于纠错的两个方法之一。硬决策解码可包括通过从存储器装置150中的非易失性存储器单元读取数字数据“0”或“1”来纠正错误比特的操作。由于硬决策解码处理二进制逻辑信号，所以电路/算法设计或配置可更简单并且处理速度可比软决策解码更快。

软决策解码可通过两个或更多个量化值(例如，多比特数据、近似值、模拟值等)来量化存储器装置150中的非易失性存储器单元的阈值电压，以便基于两个或更多个量化值来纠正错误比特。控制器130可从存储器装置150中的多个非易失性存储器单元接收两个或更多个字母或量化值，然后基于通过将量化值表征为诸如条件概率或似然性的信息的组合而生成的信息来执行解码。

根据实施方式，ECC解码器可使用设计用于软决策解码的方法当中的低密度奇偶校验和生成器矩阵(LDPC-GM)码。低密度奇偶校验(LDPC)码使用这样的算法，其可根据可靠性从存储器装置150读取几比特的数据值，而非像硬决策解码那样简单地数据1或0，并且通过消息交换来迭代地重复它，以便改进值的可靠性。然后，这些值最终被确定为数据1或0。例如，使用LDPC码的解码算法可被理解为概率解码。在硬决策解码中，从非易失性存储器单元输出的值被解码为0或1。与硬决策解码相比，软决策解码可基于随机信息来确定存储在非易失性存储器单元中的值。关于可被认为是存储器装置150中会出现的错误的比特翻转，软决策解码可改进纠正错误并恢复数据的概率，以及提供所纠正的数据的可靠性和稳定性。LDPC-GM码可具有内部LDGM码可与高速LDPC码串联级联的方案。

根据实施方式，ECC解码器可使用例如低密度奇偶校验卷积码(LDPC-CC)来进行软决策解码。LDPC-CC可具有基于可变块长度和移位寄存器使用线性时间编码和流水线解码的方案。

根据实施方式，ECC解码器可使用例如对数似然比Turbo码(LLR-TC)来进行软决策解码。对数似然比(LLR)可被计算为采样值与理想值之间的距离的非线性函数。另外，Turbo码(TC)可包括二维或三维的简单码(例如，Hamming码)并在行方向和列方向上重复解码以改进值的可靠性。

电源管理单元(PMU)140可控制提供给控制器130的电力。PMU 140可监测供应给存储器系统110的电力(例如，供应给控制器130的电压)并向包括在控制器130中的组件提供电力。PMU 140不仅可检测通电或断电，而且可在供应给存储器系统110的电力不稳定时生成触发信号以使得存储器系统110能够紧急备份当前状态。根据实施方式，PMU 140可包括能够累积在紧急情况下可使用的电力的装置或组件。

存储器接口142可用作用于处理控制器130和存储器装置150之间传送的命令和数据的接口，以便允许控制器130响应于从主机102输入的命令或请求而控制存储器装置150。在存储器装置150是闪存的情况下，存储器接口142可生成用于存储器装置150的控制信号，并且可在处理器134的控制下处理输入到存储器装置150或从存储器装置150输出的数据。

例如，当存储器装置150包括NAND闪存时，存储器接口142包括NAND闪存控制器(NFC)。存储器接口142可提供用于处理控制器130和存储器装置150之间的命令和数据的接口。根据实施方式，存储器接口142可通过用于与存储器装置150交换数据的称为闪存接口层(FIL)的固件来实现或由其驱动。

根据实施方式，存储器接口142可支持开放NAND闪存接口(ONFi)、切换模式等，以用于与存储器装置150的数据输入/输出。例如，ONFi可使用包括能够支持以8比特或16比特数据为单位的双向发送和接收的至少一条信号线的数据路径(例如，通道、通路等)。可通过关于异步单倍数据速率(SDR)、同步双倍数据速率(DDR)、切换双倍数据速率(DDR)等的至少一个接口来实现控制器130和存储器装置150之间的数据通信。

存储器144可用作存储器系统110或控制器130的工作存储器，同时暂时存储存储器系统110和控制器130中执行的操作的事务数据。例如，存储器144可在读取数据被输出到主机102之前响应于来自主机102的读请求而暂时存储从存储器装置150输出的读取数据。另外，控制器130可在将写入数据编程在存储器装置150中之前将从主机102输入的写入数据暂时存储在存储器144中。当控制器130控制存储器装置150的操作(例如，数据读操作、数据写或编程操作、数据擦除操作等)时，存储器系统110的控制器130和存储器装置150之间发送的数据可被暂时存储在存储器144中。

除了读取数据或写入数据之外，存储器144可存储用于在主机102和存储器装置150之间输入或输出数据的信息(例如，映射数据、读请求、编程请求等)。根据实施方式，存储器144可包括命令队列、程序存储器、数据存储器、写缓冲器/高速缓存、读缓冲器/高速缓存、数据缓冲器/高速缓存、映射缓冲器/高速缓存等中的一个或更多个。控制器130可将存储器144中的一些存储空间分配用于被建立以执行数据输入/输出操作的组件。例如，存储器144中建立的写缓冲器可用于暂时存储经受编程操作的目标数据。

在实施方式中，存储器144可利用易失性存储器来实现。例如，存储器144可利用静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或这二者来实现。尽管图2示出例如设置在控制器130内的存储器144，但实施方式不限于此。存储器144可位于控制器130内或外部。例如，存储器144可由具有在存储器144和控制器130之间传送数据和/或信号的存储器接口的外部易失性存储器具体实现。

处理器134可控制存储器系统110的总体操作。例如，处理器134可响应于从主机102输入的写请求或读请求而控制存储器装置150的编程操作或读操作。根据实施方式，处理器134可执行固件以控制存储器系统110中的编程操作或读操作。本文中，固件可被称为闪存转换层(FTL)。根据实施方式，处理器134可利用微处理器、中央处理单元(CPU)等来实现。

根据实施方式，存储器系统110可利用至少一个多核处理器来实现。多核处理器是一种集成有两个或更多个核(被视为不同的处理区域)的电路或芯片。例如，当多核处理器中的多个核独立地驱动或执行多个闪存转换层(FTL)时，存储器系统110的数据输入/输出速度(或性能)可改进。根据实施方式，存储器系统110中的数据输入/输出(I/O)操作可通过多核处理器中的不同核来独立地执行。

控制器130中的处理器134可执行与从主机102输入的请求或命令对应的操作。此外，存储器系统110可独立于从主机102输入的命令或请求来执行操作。在一个情况下，控制器130响应于从主机102输入的请求或命令而执行的操作可被视为前台操作，而控制器130独立于从主机102输入的请求或命令而执行的操作可被视为后台操作。控制器130可执行用于读取、写入或擦除存储器装置150中的数据的前台或后台操作。另外，与作为从主机102发送的设置命令的设置参数命令或设置特征命令对应的参数设置操作可被视为前台操作。可执行后台操作而无需从主机102发送的命令。例如，控制器130可执行垃圾收集(GC)、磨损均衡(WL)、识别并处理坏块的坏块管理等。

根据实施方式，可执行基本上相似的操作作为前台操作和后台操作这二者。例如，当存储器系统110响应于从主机102输入的请求或命令而执行垃圾收集(例如，手动GC)时，垃圾收集可被视为前台操作。当存储器系统110独立于主机102执行垃圾收集(例如，自动GC)时，垃圾收集可被视为后台操作。

当存储器装置150包括各自包括多个非易失性存储器单元的多个管芯(或多个芯片)时，控制器130可关于从主机102输入的多个请求或命令执行并行处理，以便改进存储器系统110的性能。例如，所发送的请求或命令可被分成多个组，包括存储器装置150中所包括的多个平面、多个管芯或多个芯片中的至少一些，并且多组请求或命令在各个平面、各个管芯或各个芯片中单独地或并行处理。

控制器130中的存储器接口142可通过至少一个通道和至少一个通路连接到存储器装置150中的多个管芯或芯片。当控制器130响应于与包括非易失性存储器单元的多个页关联的请求或命令通过各个通道或各个通路在多个管芯中分布和存储数据时，与请求或命令对应的多个操作可在多个管芯或平面中同时或并行执行。这种处理方法或方案可被视为交织方法。由于存储器系统110的数据输入/输出速度通过以交织方法操作而增加，所以存储器系统110的数据I/O性能可改进。

作为示例而非限制，控制器130可识别与包括在存储器装置150中的多个管芯关联的多个通道(或通路)的状态。控制器130可将各个通道或各个通路的状态确定为繁忙状态、就绪状态、活动状态、空闲状态、正常状态和异常状态之一。控制器通过哪一通道或通路传送指令(和/或数据)的确定可与物理块地址关联。控制器130可参考从存储器装置150传送的描述符。描述符可包括描述关于存储器装置150的某些内容的参数的块或页。描述符可具有预定格式或结构。例如，描述符可包括装置描述符、配置描述符、单元描述符等。控制器130可参考或使用描述符来确定使用哪一(哪些)通道或通路来交换指令或数据。

参照图1，存储器系统110中的存储器装置150可包括多个存储块152、154、156。多个存储块152、154、156中的每一个包括多个非易失性存储器单元。根据实施方式，存储块152、154、156可以是被一起擦除的一组非易失性存储器单元。存储块152、154、156可包括作为被一起读取或编程的一组非易失性存储器单元的多个页。

在实施方式中，为了高集成度，各个存储块152、154或156可具有三维层叠结构。此外，存储器装置150可包括多个管芯，各个管芯包括多个平面，各个平面包括多个存储块152、154、156。存储器装置150的配置可根据存储器系统110的性能而改变。

图1示出包括多个存储块152、154和156的存储器装置150。根据一个存储器单元中可存储的比特数，多个存储块152、154和156可以是单级单元(SLC)存储块、多级单元(MLC)存储块等中的任一种。SLC存储块包括由存储器单元实现的多个页，各个存储器单元存储一比特数据。SLC存储块可具有比MLC存储块更高的数据I/O操作性能和更高的耐久性。MLC存储块包括由存储器单元实现的多个页，各个存储器单元存储多比特数据(例如，两比特或更多比特数据)。与SLC存储块相比，对于相同的空间，MLC存储块可具有更大的存储容量。考虑存储容量，MLC存储块可高度集成。

在实施方式中，存储器装置150可利用诸如双级单元(DLC)存储块、三级单元(TLC)存储块、四级单元(QLC)存储块及其组合的MLC存储块来实现。DLC存储块可包括由存储器单元实现的多个页，各个存储器单元能够存储2比特数据。TLC存储块可包括由存储器单元实现的多个页，各个存储器单元能够存储3比特数据。QLC存储块可包括由存储器单元实现的多个页，各个存储器单元能够存储4比特数据。在另一实施方式中，存储器装置150可利用包括由存储器单元实现的多个页的块来实现，各个存储器单元能够存储5比特或更多比特数据。

根据实施方式，控制器130可将包括在存储器装置150中的MLC存储块用作在一个存储器单元中存储一比特数据的SLC存储块。多级单元(MLC)存储块的数据输入/输出速度可比SLC存储块的数据输入/输出速度慢。即，当MLC存储块用作SLC存储块时，读或编程操作的余量可减小。例如，当MLC存储块用作SLC存储块时，控制器130可以更高的速度执行数据输入/输出操作。因此，控制器130可将MLC存储块用作SLC缓冲器以暂时存储数据，因为缓冲器可能需要高数据输入/输出速度以改进存储器系统110的性能。

此外，根据实施方式，控制器130可多次将数据编程在MLC中，而无需对包括在存储器装置150中的特定MLC存储块执行擦除操作。通常，非易失性存储器单元不支持数据覆写。然而，控制器130可使用MLC能够存储多比特数据的特征多次将1比特数据编程在MLC中。对于MLC覆写操作，当1比特数据被编程在MLC中时，控制器130可存储编程次数作为单独的操作信息。根据实施方式，可在另一1比特数据被编程在各自存储有1比特数据的相同MLC中之前执行用于均匀地调平MLC的阈值电压的操作。

在实施方式中，存储器装置150被具体实现为诸如闪存的非易失性存储器，例如NAND闪存、NOR闪存等。在另一实施方式中，存储器装置150可由相变随机存取存储器(PCRAM)、铁电随机存取存储器(FRAM)、自旋转移矩随机存取存储器(STT-RAM)和自旋转移矩磁性随机存取存储器(STT-MRAM)等中的至少一种实现。

图2示出根据本公开的实施方式的存储器系统。具体地，图2示意性地示出根据本公开的实施方式的存储器装置中所包括的存储器管芯的存储器单元阵列电路。

参照图2，存储器管芯可包括存储器组330，存储器组330包括多个非易失性存储器单元。存储器组330可包括多个单元串340。单元串340包括连接到多条位线BL0至BLm-1中的每一条的多个非易失性存储器单元。设置在存储器组330的各列中的单元串340可包括至少一个漏极选择晶体管DST和至少一个串选择晶体管(或源极选择晶体管)SST。多个非易失性存储器单元或存储器单元晶体管MC0至MCn-1可串联连接在漏极选择晶体管DST和串选择晶体管SST之间。例如，非易失性存储器单元MC0至MCn-1中的每一个可被配置为多级单元(MLC)，其每单元存储具有多比特的数据项。单元串340可单独地电连接到对应位线BL0至BLm-1。

图2示出包括NAND型闪存单元的存储器组330作为示例。然而，根据本公开的实施方式的存储器装置150中所包括的存储器组330可不限于NAND型闪存。在另一实施方式中，存储器组330还可被实现为NOR型闪存、混合或组合有至少两种不同类型的存储器单元的混合闪存、或者控制器被嵌入在单个存储器芯片中的单芯片NAND闪存。另外，根据本公开的实施方式的存储器组330可包括闪存单元，其中包括电荷捕获闪存(CTF)层(包括导电浮栅或绝缘层)。

根据本公开的实施方式，图2所示的存储器组330可包括图2所示的存储器装置150中所包括的至少一个存储块152、154、156。根据实施方式，存储器装置150可具有二维(2D)或三维(3D)结构。例如，存储器装置150中的存储块152、154、156中的每一个可被实现为3D结构(或垂直结构)。存储块152、154、156中的每一个可具有沿着第一至第三方向(例如，x轴方向、y轴方向和z轴方向)延伸的三维结构。

构成存储器装置150的多个存储块152、154、156的存储器组330可联接到多条位线BL、多条串选择线SSL和多条漏极选择线DSL、多条字线WL、多条虚设字线DWL(未示出)以及多条公共源极线CSL。存储器组300可包括多个NAND串NS，各个NAND串NS包括多个存储器单元MC。在存储器组330中，各个NAND串NS可连接到各条位线BL。另外，各个NAND串NS的串选择晶体管SST可连接到公共源极线CSL，各个NAND串NS的漏极选择晶体管DST可连接到对应位线BL。这里，存储器单元MC可布置在各个NAND串NS的串选择晶体管SST和漏极选择晶体管DST之间。

参照图2，存储器装置150中的电压供应电路170可根据操作模式经由各条字线供应字线电压(例如，诸如编程电压、读电压和通过电压的对象电压)，或者向形成有包括存储器单元MC的各个存储块的块体(例如，阱区域)供应电压。在这种情况下，可在控制电路(未示出)的控制下执行电压供应电路170的电压生成操作。另外，电压供应电路170可生成多个可变读电压以将多个数据项彼此区分。响应于控制电路的控制，可选择存储器单元阵列的存储块(或扇区)之一，并且可选择所选存储块的字线之一。字线电压可被单独地供应给所选字线和未选字线。电压供应电路170可包括用于生成具有各种电平的目标电压的电压生成电路。电压供应电路170可联接到接收从外部(例如，外部装置)施加的第一电源电压VCC的第一引脚或焊盘以及接收从外部装置施加的第二电源电压VPP的第二引脚或焊盘。这里，第二电源电压VPP可具有比第一电源电压VCC的电压电平高两倍或更多倍的电压电平。例如，第一电源电压VCC可具有2.0V至5.5V的电压电平，而第二电源电压可具有9V至13V的电压电平。根据本公开的实施方式的电压供应电路170可包括电压生成电路以用于更快速地生成在存储器组330中使用的各种电平的目标电压。电压生成电路可使用第二电源电压VPP来生成电压电平高于第二电源电压VPP的目标电压。

由存储器装置150的控制电路控制的读/写电路320可根据操作模式作为感测放大器或写驱动器操作。例如，在验证操作和读操作中，读/写电路320可作为用于从存储器单元阵列读取数据项的感测放大器操作。另外，在编程操作中，读/写电路320可根据要存储在存储器单元阵列中的数据项作为控制位线的电位的写驱动器操作。读/写电路320可在编程操作期间从页缓冲器(未示出)接收要编程到单元阵列的数据项。读/写电路320可基于输入数据项来驱动位线。为此，读/写电路320包括多个页缓冲器(PB)322、324、326，各个页缓冲器与各个列(或各条位线)或各个列对(或各个位线对)对应。根据实施方式，多个锁存器(未示出)可被包括在页缓冲器322、324、326中的每一个中。

尽管未示出，页缓冲器322、324、326可通过多条总线BUS联接到数据输入/输出装置(例如，串行电路或串行器)。当页缓冲器322、324、326中的每一个通过不同的总线联接到数据输入/输出装置时，从页缓冲器322、324、326的数据传输中可出现的延迟可减小。例如，各个页缓冲器322、324、326可执行数据传输而没有任何等待时间。

根据实施方式，存储器装置150可接收写命令、写入数据和关于写入数据要存储的位置的信息(例如，物理地址)。控制电路180使得电压供应电路170生成用于响应于写命令执行的编程操作的编程脉冲、通过电压等，并且生成用于编程操作之后执行的验证操作的各种电压。

图3示出根据本公开的实施方式的存储器装置中的控制信号和页缓冲器的第一示例。具体地，图3示出图2所示的存储器装置150中的读/写电路320中所包括的页缓冲器(PB)322、324、326的示例。

参照图3，读/写电路320中的多个页缓冲器PB可在行方向和列方向上彼此相邻设置。根据实施方式，多个页缓冲器PB可按三维结构布置。这里，页缓冲器PB可对应于参照图2描述的页缓冲器322、324、326。

参照图2和图3，页缓冲器PB可通过位线接收存储在非易失性存储器单元中的数据并且暂时存储数据。页缓冲器PB包括至少一个锁存器。在将数据传送至组件之后，暂时存储数据的锁存器可能被重置以存储新数据。图2所示的控制电路180可发送用于重置页缓冲器PB的控制信号XRST<0>、XRST<1>。响应于控制信号XRST<0>、XRST<1>，包括在页缓冲器PB中的锁存器可被初始化。图3中描述的控制信号XRST<0>、XRST<1>可对应于施加到图8所示的锁存器的重置信号MRST、DRST、SRST。

图3中描述的两个顺序控制信号XRST<0>、XRST<1>不施加到彼此相邻设置的邻近页缓冲器PB。在控制电路180依次启用两个顺序控制信号XRST<0>、XRST<1>或者两个顺序控制信号XRST<0>、XRST<1>的启用区段彼此至少部分地交叠的情况下，邻近页缓冲器PB之间可出现干扰。因此，两个顺序控制信号XRST<0>、XRST<1>可施加到彼此间隔开预设距离设置的页缓冲器PB。当两个顺序控制信号XRST<0>、XRST<1>施加到彼此间隔开预设距离布置的页缓冲器PB时，即使两个顺序控制信号XRST<0>、XRST<1>的启用区段彼此至少部分地交叠，由于页缓冲器PB彼此间隔开预设距离，也可避免由于干扰而引起的数据失真。

以下，参照图4至图5描述存储器装置150具有屏蔽位线结构(屏蔽BL架构)的示例。页缓冲器PB可被理解为感测和锁存电路。参照图2，存储器装置150可具有一个页缓冲器322可连接到一条位线BL的结构(全BL架构)。参照图4至图5，将描述一个页缓冲器PB连接到两条或更多条位线BL的屏蔽位线架构。

例如，包括存储器装置150中的存储器组330中所包括的非易失性存储器单元可一次读取或存储具有16k字节的数据。读/写电路320可包括数量与16k字节的数据对应的感测和锁存装置。例如，包括在读/写电路320中的多个感测和锁存装置可按行(水平级)和列(纵向级)彼此相邻布置。同样，包括在读/写电路320中的多个感测和锁存装置可按行(水平级)和列(纵向级)彼此相邻布置。然而，存储器装置150中的读/写电路320中所包括的页缓冲器PB的级数可不同地设计以改进或增强存储器装置150的集成度(例如，以减小甚至具有相同存储容量的存储器装置150的大小)。

例如，随着感测和锁存装置在平行于位线的纵向方向上的级数增加，存储器装置150的集成度可减小。参照图2，随着感测和锁存装置的级数在平行于位线的纵向方向上减小，读/写电路320中的更大数量的页缓冲器322、324、326可布置在与位线BL0、BL1、…、BLm-1交叉的水平方向上。随着感测和锁存装置在平行于位线BL0、BL1、…、BLm-1的纵向方向上的级数增加，读/写电路320中的更少数量的页缓冲器322、324、326可布置在平行于位线BL0、BL1、…、BLm-1的纵向方向上。

图4示出根据本公开的实施方式的存储器装置中的页缓冲器电路的第一结构。参照图4，可为在13mm宽度内以12级存储16k字节的数据的非易失性存储器单元布置读/写电路320中的多个页缓冲器PB。可在各个页缓冲器PB中设置五条线。即，各个页缓冲器PB可被设计和形成为具有与至少五条线对应的大小。

图5示出存储器装置中的页缓冲器电路的第二结构。参照图5，可为在13mm的宽度内以8级存储16k字节的数据的非易失性存储器单元布置读/写电路320中的多个页缓冲器PB。可在各个页缓冲器PB中设置3.5条线。

参照图4和图5，可在相同的面积(例如，宽度为13mm)内以不同的级数设置相同数量的感测和锁存装置。在参照图4描述的第一结构中的页缓冲器PB上可设置五条线，而在参照图5描述的第二结构中的页缓冲器PB上可设置3.5条线。由于可通过半导体装置制造工艺在半导体基板中以最小宽度实现各条线，所以具有第二结构的读/写电路320的集成度可高于第一结构的集成度。

参照图6，为包括在读/写电路320中的多个页缓冲器PB施加控制信号XRST<0:7>的引线或线可布置在水平方向上。为页缓冲器PB的各级单独地施加与多个页缓冲器PB关联的控制信号XRST<0:7>。页缓冲器PB的各级可由各个控制信号控制。八个控制信号XRST<0:7>可分别施加到参照图5描述的页缓冲器PB的八级。

参照图7，施加对读/写电路320中的多个页缓冲器PB的控制信号XRST<0:7>的引线可布置在垂直方向上。对多个页缓冲器PB的控制信号XRST<0:7>具有为页缓冲器PB的各个区单独地施加它们的结构。页缓冲器PB的各个区可由各个控制信号控制。八个控制信号XRST<0:7>可施加到布置在参照图5描述的八个区中的页缓冲器PB。

参照图6和图7，施加到多个页缓冲器PB的多个控制信号XRST<0:7>可沿着设置或布置在水平(行)方向(例如，与位线交叉的方向)或纵向(列)方向(例如，平行于位线的方向)上的布线施加。

图8示出根据本公开的实施方式的存储器装置中所包括的页缓冲器。图8示出关于具有全位线结构(全BL架构)或屏蔽位线结构(屏蔽BL架构)的页缓冲器PB的内部配置。

参照图2和图8，页缓冲器322可通过开关元件联接到位线(BL)BLCM。开关元件可由页缓冲器控制信号PB_SENSE控制。当开关元件通过页缓冲器控制信号PB_SENSE导通时，位线(BL)BLCM可连接到页缓冲器322。当开关元件通过页缓冲器控制信号PB_SENSE截止时，位线(BL)BLCM和页缓冲器322可电切断。

根据实施方式，页缓冲器322可包括主寄存器430、第一子寄存器410和第二子寄存器420。主寄存器430、第一子寄存器410和第二子寄存器420中的每一个可包括反相器锁存器。主寄存器430、第一子寄存器410和第二子寄存器420中的每一个可通过控制信号TRANM、TRAND、TRANS连接到感测节点SO。包括在主寄存器430中的反相器锁存器可包括维持与相反值对应的电位的两个节点QS、QS_N。包括在第一子寄存器410中的反相器锁存器可包括维持与相反值对应的电位的两个节点QM、QM_N。包括在第二子寄存器420中的反相器锁存器可包括维持与相反值对应的电位的两个节点QD、QD_N。另外，主寄存器430、第一子寄存器410和第二子寄存器420中的每一个中所包括的反相器锁存器可存储通过重置信号MRST、DRST、SRST初始化的值。

可针对编程操作、验证操作或读操作控制连接到位线BLCM的页缓冲器322。例如，当通过基于子验证电压执行的验证操作识别出非易失性存储器单元的阈值电压大于子验证电压时，电压电平低于编程禁止电压的第一正电压可在验证操作之后的第一编程操作期间根据存储在第一子寄存器410中的数据适用于位线BLCM。第二子寄存器420可被设定为根据通过第一子寄存器410传送的数据在第一编程操作之后的第二编程操作期间将电压电平高于第一正电压的第二正电压施加到位线BLCM。

当存储器单元的阈值电压小于目标验证电压时，主寄存器430可被设定为在第一正电压或第二正电压施加到位线BLCM之前根据所存储的数据对位线BLCM进行放电。当存储器单元的阈值电压等于或大于目标验证电压时，主寄存器430可被设定为在第一正电压或第二正电压施加到位线BLCM之前根据所存储的数据将编程禁止电压施加到位线BLCM。

在实施方式中，尽管第二子寄存器420用于将第二正电压施加到位线BLCM，但第一子寄存器410也可用于将第一正电压施加到位线BLCM。此方法可增加可驱动性，从而减少为编程操作对位线BLCM进行预充电所花费的时间。

图8中描述了包括两个子寄存器410、420的页缓冲器(PB)322。当页缓冲器322包括两个子电阻器410、420时，具有不同电压电平(例如，第一正电压和第二正电压)的两个正电压可被施加到位线BLCM。此操作方法可具有与编程操作期间电压减小的阶跃脉冲编程的水平相同的效果。根据实施方式，当页缓冲器(PB)322包括三个子寄存器时，三个不同的正电压可施加到位线BLCM，以使得可更精确地控制非易失性存储器单元中的编程的程度。

参照图2和图9，控制电路180可向读/写电路320输出页缓冲器重置信号PB_xRST。读/写电路320可将页缓冲器重置信号PB_xRST分成多个控制信号xRST_E<0:7>。读/写电路320还可包括能够将页缓冲器重置信号PB_xRST分成多个控制信号xRST_E<0:7>的分路器。

根据实施方式，控制电路180可向读/写电路320输出多个控制信号xRST_E<0:7>。

参照图9，施加到多个页缓冲器PB的多个控制信号xRST_E<0:7>可依次启用。参照图6和图7，多个控制信号xRST_E<0:7>可施加到多个页缓冲器PB的各个级或区。施加到多个页缓冲器PB的邻近级或区的邻近控制信号(例如，xRST_E<0>、xRST_E<1>)的启用区段可彼此部分地交叠。

图10示出当存储器装置通过第一操作方法操作时出现的干扰。参照图5，类似于读/写电路320中的多个页缓冲器PB，可在第一页缓冲器PB_i和第二页缓冲器PB_i+1中的每一个中布置3.5条线。

参照图10，当第一控制信号XRST<0>和第二控制信号XRST<1>施加到第一页缓冲器PB_i和第二页缓冲器PB_i+1时，存储在第一页缓冲器PB_i和第二页缓冲器PB_i+1中所包括的锁存器的节点QM2、QM3中的值可被单独地重置或初始化。由于第一控制信号XRST<0>未电连接到与第一页缓冲器PB_i相邻的第二页缓冲器PB_i+1中的锁存器的另一节点QM_N3，所以优选的是第一控制信号XRST<0>不影响第二页缓冲器PB_i+1中与节点QM_N3对应的锁存器。然而，存储器装置150的集成度非常高。包括在两个邻近页缓冲器PB_i、PB_i+1中的邻近锁存器(即，相邻设置的锁存器)或包括在邻近锁存器中的节点QM2、QM_N3可彼此影响。由于第一控制信号XRST<0>，在两个相邻页缓冲器PB_i、PB_i+1之间可出现干扰。

包括在第二页缓冲器PB_i+1中的锁存器中所包括的节点QM3可通过第二控制信号XRST<1>初始化。然而，第二页缓冲器PB_i+1中的感测节点SO3的电位可受到第一控制信号XRST<0>影响。另外，第一控制信号XRST<0>和第二控制信号XRST<1>的启用区段彼此部分地交叠。可由于施加到第一页缓冲器PB_i的第一控制信号XRST<0>而在第二页缓冲器PB_i+1中出现干扰。由于施加到第二页缓冲器PB_i+1的第二控制信号XRST<1>，可在第一页缓冲器PB_i中出现干扰。

图11示出由于图10所示的干扰而引起的数据失真。

参照图10和图11，当具有至少部分交叠的启用时段的第一控制信号XRST<0>和第二控制信号XRST<1>施加到邻近页缓冲器PB_i、PB_i+1时，出现干扰。

当第一控制信号XRST<0>启用时，包括在第一页缓冲器PB_i中的锁存器的节点QM2的电位可降低至逻辑低电平(例如，接地电压)。随着包括在第一页缓冲器PB_i中的锁存器的节点QM2的电位降低，包括在第二页缓冲器PB_i+1中的锁存器的节点QM3_N的电位向逻辑低电平(例如，接地电压)波动。随着包括在第二页缓冲器PB_i+1中的锁存器的节点QM3_N的电位降低，包括在第二页缓冲器PB_i+1中的感测节点SO3的电位向逻辑低电平(例如，接地电压)波动。

参照图11，当第二控制信号XRST<1>启用时，包括在第二页缓冲器PB_i+1中的锁存器的节点QM3_N的电位变为逻辑高电平(例如，由虚线指示的供电电压)。然而，如上所述，随着感测节点SO3的电位降低至逻辑低电平(例如，接地电压)，包括在第二页缓冲器PB_i+1中的锁存器的节点QM3_N的电位可由于干扰而升高。为此，包括在第二页缓冲器PB_i+1中的锁存器不会响应于第二控制信号XRST<1>而初始化。即，包括在第二页缓冲器PB_i+1中的锁存器的节点QM3_N的电位不会升高至逻辑高电平(例如，由虚线指示的供电电压)。参照图8，包括在第二页缓冲器PB_i+1中的锁存器的另一节点QM3的电位也可波动，以使得包括在第二页缓冲器PB_i+1中的锁存器不会初始化或重置。

图12示出根据本公开的实施方式的用于控制包括在存储器装置中的页缓冲器的第二操作方法。

参照图12，施加到多个页缓冲器PB的多个控制信号xRST<0:7>、xSET_E<0:7>当中的相邻控制信号的启用区段可彼此分离开预设时间。例如，当相邻控制信号xRST<0>、xRST<1>施加到设置在相邻绝缘焊盘或绝缘结构PAD(参见图10和图13)之间的两个相邻页缓冲器PB_i、PB_i+1时，第一控制信号xRST<0>和第二控制信号xRST<1>的启用区段可彼此分离开与第一控制信号XRST<0>和第二控制信号XRST<1>的启用区段中的至少一个对应的时间。两个其它邻近控制信号(例如，第三控制信号xRST<2>和第四控制信号xRST<3>)的启用区段也可彼此间隔开与第三控制信号xRST<2>和第四控制信号xRST<3>的启用区段中的至少一个对应的时间。此外，两个其它邻近控制信号(例如，第五控制信号xRST<4>和第六控制信号xRST<5>)的启用区段也可彼此分离开与第五控制信号xRST<4>和第六控制信号xRST<5>的启用区段中的至少一个对应的时间。同样，两个其它相邻控制信号(例如，第七控制信号xRST<6>和第八控制信号xRST<7>)可具有彼此间隔开与第七控制信号xRST<6>和第八控制信号xRST<7>的启用区段中的至少一个对应的时间的启用区段。

参照图9和图12，八个控制信号xRST<0:7>的启用区段彼此基本上相同。因此，根据八个控制信号xRST<0:7>的多个页缓冲器的操作余量可彼此基本上相同。存储器装置150的数据输入/输出速度不会降低。然而，八个控制信号xRST<0:7>当中的第一控制信号XRST<0>和第二控制信号XRST<1>施加到设置在相邻绝缘焊盘之间的第一页缓冲器PB_i和第二页缓冲器PB_i+1。本文中，第一控制信号XRST<0>和第二控制信号XRST<1>的启用区段不会彼此交叠。第一控制信号XRST<0>和第二控制信号XRST<1>的启用区段可彼此间隔开。

图13示出根据本公开的实施方式的如何避免当存储器装置通过第二操作方法操作时出现的干扰。参照图5和图10，类似于读/写电路320中的多个页缓冲器PB，可在第一页缓冲器PB_i和第二页缓冲器PB_i+1中的每一个中布置3.5条线。

参照图13，当第一控制信号XRST<0>和第二控制信号XRST<1>施加到第一页缓冲器PB_i和第二页缓冲器PB_i+1时，存储在第一页缓冲器PB_i和第二页缓冲器PB_i+1中所包括的锁存器的节点QM2、QM3中的值可被单独地重置或初始化。由于第一控制信号XRST<0>没有电连接到与第一页缓冲器PB_i相邻的第二页缓冲器PB_i+1中的锁存器的另一节点QM_N3，所以优选的是第一控制信号XRST<0>不会影响第二页缓冲器PB_i+1中与节点QM_N3对应的锁存器。然而，存储器装置150的集成度非常高。包括在两个邻近页缓冲器PB_i、PB_i+1中的邻近锁存器(即，相邻设置的锁存器)或包括在邻近锁存器中的节点QM2、QM_N3可彼此影响。由于第一控制信号XRST<0>，在两个相邻页缓冲器PB_i、PB_i+1之间可出现干扰。

在参照图13描述的实施方式中，与参照图10描述的实施方式不同，第二控制信号XRST<1>不启用，而第一控制信号XRST<0>启用。即使包括在第二页缓冲器PB_i+1中的锁存器受到由于第一控制信号XRST<0>而引起的干扰影响，第二控制信号XRST<1>可在预设时间逝去之后施加到第二页缓冲器PB_i+1。包括在另一页缓冲器PB_i+1中的锁存器中所包括的节点QM3可通过第二控制信号XRST<1>初始化。即使第二页缓冲器PB_i+1中的感测节点SO3的电位受到由于第一控制信号XRST<0>而引起的干扰影响，第二控制信号XRST<1>可稍后启用，以使得第二页缓冲器PB_i+1可通过第二控制信号XRST<1>正常地重置或初始化。

尽管在图13中八个控制信号XRST<0:7>的启用区段被描述为彼此基本上相同，但八个控制信号XRST<0:7>的启用区段可根据实施方式而不同。在实施方式中，一些启用区段可相同，但其它启用区段可不同以避免交叠。

图14示出根据本公开的实施方式的如何根据第二操作方法避免数据失真。参照图13和图14，当彼此间隔开启用时段TG_C的第一控制信号XRST<0>和第二控制信号XRST<1>被单独地施加到相邻设置的第一页缓冲器PB_i和第二页缓冲器PB_i+1时，描述了即使出现干扰时，如何正常地初始化或重置锁存器以便避免数据失真。

当第一控制信号XRST<0>启用时，包括在第一页缓冲器PB_i中的锁存器的节点QM2的电位可降低至逻辑低电平(例如，接地电压)。随着包括在第一页缓冲器PB_i中的锁存器的节点QM2的电位降低，包括在第二页缓冲器PB_i+1中的锁存器的节点QM3_N的电位向逻辑低电平(例如，接地电压)波动。随着包括在第二页缓冲器PB_i+1中的锁存器的节点QM3_N的电位降低，包括在第二页缓冲器PB_i+1中的感测节点SO3的电位向逻辑低电平(例如，接地电压)波动。由于高集成度，可能难以抑制相邻设置的锁存器之间导致的干扰。

然而，尽管第一控制信号XRST<0>启用，但第二控制信号XRST<1>未启用。参照图13，第一控制信号XRST<0>的启用区段和第二控制信号XRST<1>的启用区段可彼此间隔开与第一控制信号XRST<0>和第二控制信号XRST<1>的启用区段中的至少一个对应的时间。

参照图14，由于当第一控制信号XRST<0>启用并施加到第一页缓冲器PB_i时生成的干扰，包括在第二页缓冲器PB_i+1中的锁存节点QM3_N的电位可波动。在预设时间TG_C逝去之后，第二控制信号XRST<1>可启用。当第二控制信号XRST<1>启用时，包括在第二页缓冲器PB_i+1中的锁存器的节点QM3_N的电位可升高至逻辑高电平(例如，供电电压)。即使电位由于干扰而波动，包括在第二页缓冲器PB_i+1中的锁存节点QM3_N的电位可通过第二控制信号XRST<1>而增加。因此，包括在第二页缓冲器PB_i+1中的锁存器可响应于第二控制信号XRST<1>而正常地初始化。

根据本公开的实施方式的半导体装置可分离信号以用于避免具有高集成度的相邻设置的电路的操作时间、余量或时段之间的交叠，并且避免由于相邻设置的电路所导致的干扰而引起的信号或数据的失真。

此外，在连接到多个非易失性存储器单元的用于暂时存储数据以用于输入/输出的页缓冲器高度集成的存储器装置中，控制电路可避免用于启用相邻页缓冲器的控制信号的启用区段之间的交叠，从而减少或避免干扰。

尽管针对特定实施方式示出和描述了本教导，但是根据本公开对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中限定的本公开的精神和范围的情况下，可进行各种改变和修改。此外，这些实施方式可组合以形成附加实施方式。

Claims

1.一种存储器装置，该存储器装置包括：

存储器结构，该存储器结构包括联接到非易失性存储器单元的多个页缓冲器，各个非易失性存储器单元能够存储数据，其中，所述多个页缓冲器设置在预定方向上；以及

控制电路，该控制电路将两个页缓冲器的重置区段彼此分离开与所述重置区段中的至少一个对应的时间，

其中，所述两个页缓冲器在所述多个页缓冲器当中彼此相邻设置。

2.根据权利要求1所述的存储器装置，其中，所述存储器结构包括：

位线，该位线将所述非易失性存储器单元当中的至少一个非易失性存储器单元联接到所述多个页缓冲器当中的至少一个页缓冲器；以及

开关电路，该开关电路控制所述位线与所述至少一个非易失性存储器单元之间的连接。

3.根据权利要求2所述的存储器装置，其中，所述页缓冲器包括：

感测节点，该感测节点联接到所述开关电路；以及

两个锁存器，所述两个锁存器联接到所述感测节点。

4.根据权利要求3所述的存储器装置，其中，所述控制电路传送用于重置所述页缓冲器中所包括的所述两个锁存器中的一个的控制信号。

5.根据权利要求1所述的存储器装置，

其中，所述控制电路通过输出要施加到所述两个页缓冲器的第一控制信号和第二控制信号来分离所述重置区段，并且

其中，所述第一控制信号的第一启用区段和所述第二控制信号的第二启用区段彼此分离开与所述第一启用区段或所述第二启用区段中的至少一个对应的时间。

6.根据权利要求5所述的存储器装置，其中，所述第一启用区段和所述第二启用区段彼此相同。

7.根据权利要求5所述的存储器装置，其中，所述两个页缓冲器设置在形成在半导体基板中的邻近隔离焊盘之间。

8.根据权利要求7所述的存储器装置，其中，设置在所述邻近隔离焊盘之间的所述两个页缓冲器中的至少一个和设置在所述邻近隔离焊盘之外的页缓冲器中的至少一个具有部分交叠的启用区段。

9.根据权利要求1所述的存储器装置，其中，在平面图中，所述页缓冲器具有与形成在半导体基板中的3.5条线或5条线对应的宽度。

10.一种半导体装置，该半导体装置包括：

包括设置在预定方向上的多个缓冲器的结构，各个缓冲器包括存储数据的锁存器；以及

控制电路，该控制电路将两个缓冲器的相应启用区段彼此分离开与所述启用区段中的至少一个对应的时间，

其中，所述两个缓冲器在所述多个缓冲器当中彼此相邻设置。

11.根据权利要求10所述的半导体装置，其中，所述缓冲器包括：

感测节点，该感测节点用于接收或输出所述数据；以及

两个锁存器，所述两个锁存器联接到所述感测节点。

12.根据权利要求11所述的半导体装置，其中，所述控制电路传送用于重置包括在所述缓冲器中的所述两个锁存器中的一个的控制信号。

13.根据权利要求12所述的半导体装置，

其中，所述控制电路通过输出要施加到所述两个缓冲器的第一控制信号和第二控制信号来分离所述启用区段，并且

14.根据权利要求13所述的半导体装置，其中，所述第一启用区段和所述第二启用区段彼此相同。

15.根据权利要求13所述的半导体装置，其中，所述两个缓冲器设置在形成在半导体基板中的邻近隔离焊盘之间。

16.根据权利要求15所述的半导体装置，其中，设置在所述邻近隔离焊盘之间的所述两个缓冲器中的至少一个和设置在所述邻近隔离焊盘之外的缓冲器中的至少一个具有部分交叠的启用区段。

17.根据权利要求12所述的半导体装置，其中，在平面图中，所述缓冲器具有与形成在所述半导体基板中的3.5条线或5条线对应的宽度。

18.一种操作存储器装置的方法，该方法包括以下步骤：

将具有第一启用区段的第一控制信号施加到多个页缓冲器当中的彼此相邻设置的两个页缓冲器中的第一页缓冲器；以及

将具有第二启用区段的第二控制信号施加到所述两个页缓冲器中的第二页缓冲器，

其中，所述第一启用区段和所述第二启用区段彼此分离开与所述第一启用区段或所述第二启用区段中的至少一个对应的时间。

19.根据权利要求18所述的方法，其中，所述第一页缓冲器和所述第二页缓冲器设置在形成在半导体基板中的邻近隔离焊盘之间。

20.根据权利要求18所述的方法，其中，所述第一启用区段和所述第二启用区段彼此相同。

21.一种存储器装置，该存储器装置包括：

成列的存储器单元阵列；

第一页缓冲器和第二页缓冲器，所述第一页缓冲器和所述第二页缓冲器在物理上彼此相邻设置并且各自包括联接到对应列的第一锁存器和第二锁存器，所述第一页缓冲器的所述第二锁存器与所述第二页缓冲器的所述第一锁存器在物理上相邻设置；以及

控制电路，该控制电路将第一信号和第二信号施加到相应的第一锁存器以重置所述第一锁存器，

其中，所述第一信号和所述第二信号在相应的时间量期间保持使能，所述时间量按照所述时间量中的任一个分离开。