CN116130509A - 晶体管、显示模组、显示面板和显示装置 - Google Patents

晶体管、显示模组、显示面板和显示装置 Download PDF

Info

Publication number
CN116130509A
CN116130509A CN202310179736.9A CN202310179736A CN116130509A CN 116130509 A CN116130509 A CN 116130509A CN 202310179736 A CN202310179736 A CN 202310179736A CN 116130509 A CN116130509 A CN 116130509A
Authority
CN
China
Prior art keywords
conductive
layer
active layer
region
conductive region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310179736.9A
Other languages
English (en)
Inventor
王骏
赵永亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chengdu BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202310179736.9A priority Critical patent/CN116130509A/zh
Publication of CN116130509A publication Critical patent/CN116130509A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本发明公开了一种晶体管、显示模组、显示面板和显示装置，晶体管包括：有源层，有源层具有第一导电区域与第二导电区域以及位于第一导电区域与第二导电区域之间的半导体区域；导电层设置于有源层的一侧表面，导电层和第一导电区域间隔设置，导电层和第二导电区域间隔设置；与第一导电区域电连接的源极；与第二导电区域电连接的漏极；栅极设置于有源层的另一侧。在本发明的晶体管中，导电层设置于有源层的一侧表面，导电层和第一导电区域、第二导电区域间隔设置，栅极设置于有源层的另一侧。通过在有源层的一侧表面设置导电层可以形成耗尽层电容，增加金属氧化物TFT的亚阈值摆幅，降低OLED发光亮度对电压波动的敏感度，提高显示的均性与显示效果。

Description

晶体管、显示模组、显示面板和显示装置
技术领域
本发明属于显示技术领域，具体涉及一种晶体管、显示模组、显示面板和显示装置。
背景技术
有机发光二极管(Organic Light-Emitting Diode，OLED)显示技术越来越受到关注，OLED像素通过驱动薄膜晶体管(Thin Film Transistor，TFT)进行驱动发光，OLED像素中的驱动TFT需要有较大的亚阈值摆幅(SS)，以提高数据范围，降低OLED发光亮度对电压波动的敏感度。若数据范围太小，即敏感度太高，则会导致显示不均性很差。对于高世代线，金属氧化物(Oxide)TFT在成本、均一性以及漏电方面有巨大优势，各公司都在迫切开发纯金属氧化物OLED，即只使用金属氧化物TFT的OLED像素。目前，金属氧化物TFT的亚阈值摆幅较小，OLED发光亮度对电压波动的敏感度高，导致显示不均性很差，显示效果不好。
发明内容
本发明实施例的目的是提供一种晶体管、显示模组、显示面板和显示装置，用以解决金属氧化物TFT的亚阈值摆幅较小的问题。
第一方面，本发明实施例提供了一种晶体管，包括：
有源层，所述有源层具有第一导电区域与第二导电区域以及位于所述第一导电区域与所述第二导电区域之间的半导体区域；
导电层，所述导电层设置于所述有源层的一侧表面，所述导电层和所述第一导电区域间隔设置，所述导电层和所述第二导电区域间隔设置；
与所述第一导电区域电连接的源极；
与所述第二导电区域电连接的漏极；
栅极，所述栅极设置于所述有源层的另一侧。
进一步地，所述导电层在所述有源层上的正投影与所述第一导电区域间隔设置，所述导电层在所述有源层上的正投影与所述第二导电区域间隔设置。
进一步地，所述导电层在所述有源层上的正投影位于所述半导体区域内。
进一步地，所述第一导电区域与所述第二导电区域关于所述导电层对称设置。
进一步地，所述有源层的一侧表面具有第一表面，所述导电层设置于所述第一表面，所述导电层靠近所述有源层的一侧表面为第二表面，所述第一表面与所述第二表面平行设置。
进一步地，所述导电层的数量为多个，多个所述导电层间隔设置于所述有源层的一侧表面。
进一步地，所述导电层在所述有源层上的正投影与所述第一导电区域之间的间隔间距为2-6um；和/或
所述导电层在所述有源层上的正投影与所述第二导电区域之间的间隔间距为2-6um；和/或
所述导电层的厚度为50-100nm；和/或
所述有源层的厚度为100-400nm；和/或
进一步地，所述有源层包括氧化物半导体材料层。
第二方面，本发明实施例提供了一种显示模组，包括：
上述实施例中所述的晶体管。
进一步地，所述显示模组还包括：
发光单元，所述晶体管用于驱动所述发光单元发光。
第三方面，本发明实施例提供了一种显示面板，包括：
上述实施例中所述的显示模组。
第四方面，本发明实施例提供了一种显示装置，包括上述实施例中所述的显示面板。
本发明实施例的晶体管，包括：有源层，所述有源层具有第一导电区域与第二导电区域以及位于所述第一导电区域与所述第二导电区域之间的半导体区域；导电层，所述导电层设置于所述有源层的一侧表面，所述导电层和所述第一导电区域间隔设置，所述导电层和所述第二导电区域间隔设置；与所述第一导电区域电连接的源极；与所述第二导电区域电连接的漏极；栅极，所述栅极设置于所述有源层的另一侧。在本发明实施例的晶体管中，所述导电层设置于所述有源层的一侧表面，所述导电层和所述第一导电区域间隔设置，所述导电层和所述第二导电区域间隔设置，所述栅极设置于所述有源层的另一侧。通过在所述有源层的一侧表面设置导电层可以形成耗尽层电容，可以增加金属氧化物TFT的亚阈值摆幅，降低OLED发光亮度对电压波动的敏感度，提高显示的均性，提高显示效果。
附图说明
图1为本发明一实施例中有源层与导电层的设置示意图；
图2为本发明一实施例中晶体管的一个结构示意图；
图3为本发明另一实施例中晶体管的一个结构示意图；
图4为晶体管中的有源层未设置导电层的一个结构示意图；
图5为晶体管中的导电层施加正向电压时耗尽层电容的一个分布示意图；
图6为晶体管中的导电层施加负向电压时耗尽层电容的一个分布示意图。
附图标记
有源层10；
第一导电区域11；第二导电区域12；
半导体区域13；
导电层20；
源极31；漏极32；栅极33；绝缘层34。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。
下面结合附图1至图6所示，通过具体的实施例及其应用场景对本发明实施例提供的晶体管、显示模组、显示面板和显示装置进行详细地说明。
如图1至图3所示，本发明实施例的晶体管，包括：有源层10、导电层20、源极31、漏极32和栅极33，有源层10具有第一导电区域11与第二导电区域12以及位于第一导电区域11与第二导电区域12之间的半导体区域13；第一导电区域11与第二导电区域12可以位于有源层10的边缘区域，半导体区域13可以位于有源层10的中心区域，边缘区域可以围绕中心区域设置，第一导电区域11与第二导电区域12可以关于半导体区域13对称设置。
导电层20可以设置于有源层10的一侧表面，导电层20和第一导电区域11可以间隔设置，导电层20和第一导电区域11之间的间隔距离可以大于或等于2um，比如，导电层20和第一导电区域11之间的间隔距离可以为4um，导电层20和第一导电区域11之间的间隔距离可以根据实际情况选择，将导电层20和第一导电区域11之间间隔设置可以使得导电层20和第一导电区域11之间具有较好的绝缘性，防止在施加电压的情况下导电层20和第一导电区域11之间击穿。导电层20和第二导电区域12可以间隔设置，导电层20和第二导电区域12之间的间隔距离可以大于或等于2um，比如，导电层20和第二导电区域12之间的间隔距离可以为5um，导电层20和第二导电区域12之间的间隔距离可以根据实际情况选择，将导电层20和第二导电区域12之间间隔设置可以使得导电层20和第二导电区域12之间具有较好的绝缘性，防止在施加电压的情况下导电层20和第二导电区域12之间击穿。
源极31与第一导电区域11电连接，漏极32与第二导电区域12电连接，栅极33设置于有源层10的另一侧。栅极33与有源层10之间可以设置绝缘层34，通过绝缘层34可以使得栅极33与有源层10之间间隔绝缘。可以在绝缘层34上设置第一过孔与第二过孔，源极31与第一导电区域11可以通过第一过孔电连接，漏极32与第二导电区域12可以通过第二过孔电连接。绝缘层34可以选自氮化铝、氮化硅、氧化硅、氧化铝、氮化锆、氮化铪、氮化钽、氧化钛、氮化钛、氧化锡、氧化铈、氮氧化硅(SiON)和氟化锂中的至少一种，比如，绝缘层34可以选自氮化铝、氮化硅、氧化硅或氧化铝，绝缘层34可以包括氮化铝与氮化硅，绝缘层34的具体材料以及厚度可以根据实际情况选择。绝缘层34可以包括烯酸树脂、甲基丙烯酸树脂、聚异戊二烯、乙烯基树脂、环氧树脂、聚氨酯树脂、纤维素树脂与二萘嵌苯树脂中的至少一种，比如，绝缘层34可以包括烯酸树脂、甲基丙烯酸树脂、聚异戊二烯、乙烯基树脂、环氧树脂、聚氨酯树脂或纤维素树脂，绝缘层34可以包括烯酸树脂、甲基丙烯酸树脂与聚异戊二烯，绝缘层34的具体材料可以根据实际情况选择。
有源层10可以包括氧化铟镓锌(IGZO)、氧化铟镓锌锡(IGZTO)、氧化锌锡铟(IZTO)和氧化铟镓锡(IGTO)中的至少一种。比如，有源层10可以包括氧化铟镓锌、氧化铟镓锌锡或氧化铟镓锡，有源层10可以包括氧化铟镓锡(IGTO)与氧化铟锌(IZO)，有源层10中的氧化物半导体材料的具体种类可以根据实际情况选择。导电层20可以为金属层，导电层20的材料可以包括Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir或Cr的金属及其混合物材料制成，也可以由ITO、IZO或IGZO有等导电性的金属氧化物材料制成，比如，导电层20的材料可以为Ag、Mg或Al，导电层20的材料可以为Ag、Al与Ni的混合材料，导电层20的具体材料可以根据实际需要合理选择。
在本发明实施例的晶体管中，有源层10具有第一导电区域11与第二导电区域12以及位于第一导电区域11与第二导电区域12之间的半导体区域13，导电层20设置于有源层10的一侧表面，导电层20和第一导电区域11间隔设置，导电层20和第二导电区域12间隔设置。通过在有源层10的一侧表面设置导电层20可以形成耗尽层电容，可以增加金属氧化物TFT的亚阈值摆幅，降低OLED发光亮度对电压波动的敏感度，提高显示的均性，提高显示效果。
在一些实施例中，导电层20在有源层10上的正投影与第一导电区域11间隔设置，导电层20在有源层10上的正投影与第二导电区域12间隔设置。在平行于有源层10的方向上，导电层20与第一导电区域11间隔设置，导电层20与第二导电区域12间隔设置。导电层20与第一导电区域11、第二导电区域12间隔设置可以增加绝缘性，避免第一导电区域11、第二导电区域12在施加电压的情况下导电层20与导电区域之间击穿。在平行于有源层10的方向上，导电层20与第一导电区域11之间的间隔距离和导电层20与第二导电区域12之间的间隔距离可以相同或不同，比如，在平行于有源层10的方向上，导电层20与第一导电区域11之间的间隔距离和导电层20与第二导电区域12之间的间隔距离可以相同。在平行于有源层10的方向上，导电层20与第一导电区域11之间的间隔距离可以小于导电层20与第二导电区域12之间的间隔距离，具体的间隔距离可以根据实际情况合理选择。
在另一些实施例中，导电层20在有源层10上的正投影可以位于半导体区域13内，导电层20在有源层10上的正投影的边沿与半导体区域13的外边沿之间可以间隔设置，以在半导体区域13靠近导电层20的一侧区域形成耗尽层电容，以增大亚阈值摆幅。
在本发明的实施例中，第一导电区域11与第二导电区域12可以关于导电层20对称设置，以便形成相对均匀的耗尽层电容，以增大亚阈值摆幅。
在一些实施例中，有源层10的一侧表面可以具有第一表面，导电层20可以设置于第一表面，导电层20靠近有源层10的一侧表面可以为第二表面，第一表面与第二表面可以平行设置，第一表面与第二表面可以均为平面，第一表面与第二表面可以紧贴在一起，以便形成相对均匀稳定的耗尽层电容，来增大亚阈值摆幅。
根据一些实施例，导电层20的数量可以为多个，多个导电层20可以间隔设置于有源层10的一侧表面，多个导电层20可以均匀间隔设置于有源层10的一侧表面。多个导电层20中的导电层20的形状和尺寸可以相同或不同，比如，多个导电层20的形状和尺寸可以相同，多个导电层20的形状可以均为矩形、圆形或椭圆形。多个导电层20中至少两个导电层20的形状和尺寸可以不同，比如，多个导电层20的形状和尺寸可以均不相同，多个导电层20的形状可以选自矩形、三角形、圆形或椭圆形，至少一个导电层20的形状可以为矩形，至少一个导电层20的形状可以为圆形。通过在不同的区域设置不同形状与尺寸的导电层20可以在不同的区域形成不同的耗尽层电容，以便可以根据需要增加或调节亚阈值摆幅。
在本发明的一些实施例中，导电层20在有源层10上的正投影与第一导电区域11之间的间隔间距可以为2-6um。比如，导电层20在有源层10上的正投影与第一导电区域11之间的间隔间距可以为2um、4um或6um。导电层20在有源层10上的正投影与第一导电区域11之间的间隔间距越小，导电层20与第一导电区域11之间的绝缘性越低，在施加电压时导电层20与第一导电区域11之间容易击穿；导电层20在有源层10上的正投影与第一导电区域11之间的间隔间距越大，导电层20与第一导电区域11之间的绝缘性越好，在施加电压时导电层20与第一导电区域11之间不容易击穿，保证较好的绝缘效果，但是导致占用的空间大，因此，导电层20在有源层10上的正投影与第一导电区域11之间的间隔间距可以选择为2-6um，既可以保证较好的绝缘效果，又可以不占用较多的空间，导电层20在有源层10上的正投影与第一导电区域11之间的具体间隔间距可以根据实际情况合理选择。
导电层20在有源层10上的正投影与第二导电区域12之间的间隔间距为2-6um。比如，导电层20在有源层10上的正投影与第二导电区域12之间的间隔间距可以为2um、4um或6um。导电层20在有源层10上的正投影与第二导电区域12之间的间隔间距越小，导电层20与第二导电区域12之间的绝缘性越低，在施加电压时导电层20与第二导电区域12之间容易击穿；导电层20在有源层10上的正投影与第二导电区域12之间的间隔间距越大，导电层20与第二导电区域12之间的绝缘性越好，在施加电压时导电层20与第二导电区域12之间不容易击穿，保证较好的绝缘效果，但是容易导致占用的空间大，因此，导电层20在有源层10上的正投影与第二导电区域12之间的间隔间距可以选择为2-6um，既可以保证较好的绝缘效果，又可以不占用较多的空间，导电层20在有源层10上的正投影与第二导电区域12的具体间隔间距可以根据实际情况合理选择。
导电层20可以设置于有源层10的一侧表面，导电层20和第一导电区域11可以间隔设置，导电层20和第一导电区域11在垂直于有源层10的方向上可以间隔设置，导电层20和第一导电区域11在垂直于有源层10的方向上的间隔距离可以大于或等于2um，比如，导电层20和第一导电区域11在垂直于有源层10的方向上的间隔距离可以为3um，导电层20和第一导电区域11在垂直于有源层10的方向上的间隔距离可以根据实际情况选择。导电层20可以设置于有源层10的一侧表面，导电层20和第二导电区域12可以间隔设置，导电层20和第二导电区域12在垂直于有源层10的方向上可以间隔设置，导电层20和第二导电区域12在垂直于有源层10的方向上的间隔距离可以大于或等于2um，比如，导电层20和第二导电区域12在垂直于有源层10的方向上的间隔距离可以为3um，导电层20和第二导电区域12在垂直于有源层10的方向上的间隔距离可以根据实际情况选择。
导电层20和第一导电区域11之间的间隔距离与导电层20和第二导电区域12之间的间隔距离可以相同或不相同，比如，导电层20和第一导电区域11之间的间隔距离与导电层20和第二导电区域12之间的间隔距离可以相同，第一导电区域11与第二导电区域12可以关于导电层20对称设置。导电层20和第一导电区域11之间的间隔距离可以小于导电层20和第二导电区域12之间的间隔距离，具体的间距距离可以根据实际情况选择。
在一些实施例中，导电层20的厚度可以为50-100nm。比如，导电层20的厚度可以为50nm、80nm或100nm，导电层20的厚度可以根据实际情况合理选择。
可选地，有源层10的厚度可以为100-400nm。比如，有源层10的厚度可以为100nm、230nm或400nm，有源层10的厚度可以根据实际情况合理选择。
在一些实施例中，有源层10可以包括氧化物半导体材料层。氧化物半导体材料可以包括氧化铟镓锌(IGZO)、氧化铟镓锌锡(IGZTO)、氧化锌锡铟(IZTO)、氧化铟镓锡(IGTO)与氧化铟锌(IZO)中的至少一种，比如，氧化物半导体材料可以为氧化铟镓锌、氧化铟镓锌锡或氧化铟镓锡，氧化物半导体材料可以为氧化铟镓锡(IGTO)与氧化铟锌(IZO)，氧化物半导体材料的具体种类可以根据实际情况选择。
在本发明的实施例中，如图1至图3所示，在有源层10的一侧表面设置导电层20，在远离金属层20的一侧可以形成积累层a，在靠近金属层20的一侧可以形成耗尽层电容b。如图4所示，晶体管中的有源层未设置导电层，在有源层10的上侧表面只形成积累层a，未形成耗尽层电容b。
如图4所示，在晶体管导通的情况下，形成积累层a，无法形成耗尽层电容。
金属氧化物TFT的亚阈值摆幅(ss)可以表示为：
Figure BDA0004102509790000091
其中，k表示玻尔兹曼常数，T表示开尔文温度，q表示一个电子的电量，CD表示耗尽层电容，Cit表示界面缺陷等效电容，Cox表示单位面积的栅极绝缘层的电容。图4中所示的晶体管中CD基本为0，在图1至图3所示的晶体管中，由于在有源层10的一侧表面设置有导电层20，在靠近金属层20的一侧可以形成耗尽层电容b，通过耗尽层电容b可以增大CD，进而可以增大亚阈值摆幅，降低OLED发光亮度对电压波动的敏感度，提高显示的均性，提高显示效果。如图5所示，在晶体管中的导电层施加正向电压时耗尽层电容的宽度较窄，耗尽层电容较小。如图6所示，在晶体管中的导电层施加负向电压时耗尽层电容的宽度变宽，源极31、漏极32与导电层20之间不导通，耗尽层电容较大，可以增大CD，可以增大亚阈值摆幅。
本发明实施例的显示模组，包括：上述实施例中所述的晶体管。具有上述实施例中所述的晶体管的显示模组，通过在有源层10的一侧表面设置的导电层20可以形成耗尽层电容，可以增加金属氧化物TFT的亚阈值摆幅，降低OLED发光亮度对电压波动的敏感度，提高显示的均性，提高显示效果。
在一些实施例中，所述显示模组还可以包括：发光单元，所述晶体管用于驱动所述发光单元发光。通过晶体管驱动所述发光单元发光，可以降低OLED发光亮度对电压波动的敏感度，提高显示的均性，提高显示效果。
本发明实施例的显示面板，包括：上述实施例中所述的显示模组。具有上述实施例中所述显示模组的显示面板，通过晶体管驱动所述发光单元发光，可以降低OLED发光亮度对电压波动的敏感度，提高显示的均性，提高显示效果。
本发明实施例的显示装置，包括上述实施例中所述的显示面板。具有上述实施例中所述的显示面板的显示装置，可以提高显示的均性，提高显示效果。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本发明的保护之内。

Claims (10)

1.一种晶体管，其特征在于，包括：
有源层，所述有源层具有第一导电区域与第二导电区域以及位于所述第一导电区域与所述第二导电区域之间的半导体区域；
导电层，所述导电层设置于所述有源层的一侧表面，所述导电层和所述第一导电区域间隔设置，所述导电层和所述第二导电区域间隔设置；
与所述第一导电区域电连接的源极；
与所述第二导电区域电连接的漏极；
栅极，所述栅极设置于所述有源层的另一侧。
2.根据权利要求1所述的晶体管，其特征在于，所述导电层在所述有源层上的正投影与所述第一导电区域间隔设置，所述导电层在所述有源层上的正投影与所述第二导电区域间隔设置。
3.根据权利要求2所述的晶体管，其特征在于，所述导电层在所述有源层上的正投影位于所述半导体区域内。
4.根据权利要求3所述的晶体管，其特征在于，所述第一导电区域与所述第二导电区域关于所述导电层对称设置。
5.根据权利要求4所述的晶体管，其特征在于，所述有源层的一侧表面具有第一表面，所述导电层设置于所述第一表面，所述导电层靠近所述有源层的一侧表面为第二表面，所述第一表面与所述第二表面平行设置。
6.根据权利要求1所述的晶体管，其特征在于，所述导电层的数量为多个，多个所述导电层间隔设置于所述有源层的一侧表面。
7.根据权利要求1所述的晶体管，其特征在于，所述导电层在所述有源层上的正投影与所述第一导电区域之间的间隔间距为2-6um；和/或
所述导电层在所述有源层上的正投影与所述第二导电区域之间的间隔间距为2-6um；和/或
所述导电层的厚度为50-100nm；和/或
所述有源层的厚度为100-400nm；和/或
所述有源层包括氧化物半导体材料层。
8.一种显示模组，其特征在于，包括：
权利要求1-7中任一项所述的晶体管。
9.一种显示面板，其特征在于，包括：
权利要求8中所述的显示模组。
10.一种显示装置，其特征在于，包括权利要求9所述的显示面板。
CN202310179736.9A 2023-02-27 2023-02-27 晶体管、显示模组、显示面板和显示装置 Pending CN116130509A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310179736.9A CN116130509A (zh) 2023-02-27 2023-02-27 晶体管、显示模组、显示面板和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310179736.9A CN116130509A (zh) 2023-02-27 2023-02-27 晶体管、显示模组、显示面板和显示装置

Publications (1)

Publication Number Publication Date
CN116130509A true CN116130509A (zh) 2023-05-16

Family

ID=86306303

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310179736.9A Pending CN116130509A (zh) 2023-02-27 2023-02-27 晶体管、显示模组、显示面板和显示装置

Country Status (1)

Country Link
CN (1) CN116130509A (zh)

Similar Documents

Publication Publication Date Title
US10292235B2 (en) Display device
CN106328689B (zh) 薄膜晶体管基板和包括该薄膜晶体管基板的显示装置
CN106876552B (zh) 微发光二极管阵列基板及显示面板
CN107403804B (zh) 显示设备
US11844245B2 (en) Display device having power line
US9614017B2 (en) AMOLED backplane structure and manufacturing method thereof
CN105336745B (zh) 低温多晶硅tft基板
US11437411B2 (en) Thin film transistor drive backplane and micro-light emitting diode display
CN107919363B (zh) 薄膜晶体管阵列基底及其制造方法
US10672830B2 (en) Flexible light emitting diode display panel and electronic device
KR20150075687A (ko) 어레이 기판
US20160247873A1 (en) Oled array substrate, method for fabricating the same, and display device
US20180247584A1 (en) Micro light emitting diode array substrates and display panels
CN103227177A (zh) 像素结构及薄膜晶体管
US11974473B2 (en) Display substrate, manufacturing method thereof and display device
CN109638050B (zh) 显示面板及其制作方法
US12021089B2 (en) Thin film transistor substrate and display device
US11923378B2 (en) Electronic device
TWI546954B (zh) 電激發光顯示面板之畫素結構及其製作方法
US20230420450A1 (en) Electronic device
CN116130509A (zh) 晶体管、显示模组、显示面板和显示装置
CN218831210U (zh) 显示面板
US20240063356A1 (en) Display device
CN204204862U (zh) 一种新型薄膜晶体管
KR20240053734A (ko) 표시 장치 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination