CN116126750B - 一种基于硬件特性的数据处理的方法及装置 - Google Patents

一种基于硬件特性的数据处理的方法及装置 Download PDF

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Abstract

本说明书公开了一种基于硬件特性的数据处理的方法及装置。首先，获取各待处理数据以及确定高速缓冲存储器中所能缓存的数据大小，待处理数据用于表示神经网络模型执行运算任务所需的数据。其次，在神经网络模型执行运算任务时，按照数据大小，对各待处理数据进行切分，得到各切分数据。而后，针对每个切分数据，将该切分数据缓存到高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于数据大小对缓存后的切分数据进行运算，得到运算结果。最后，根据运算结果，进行数据处理。本方法可以提高数据处理的效率。

Description

一种基于硬件特性的数据处理的方法及装置
技术领域
本说明书涉及计算机技术领域，尤其涉及一种基于硬件特性的数据处理的方法及装置。
背景技术
目前，在执行神经网络模型的运算任务时，若神经网络模型的运算任务为矩阵乘法运算，处理器需要依次对运算任务所需的第一矩阵中的每行元素以及第二矩阵中的每列元素进行运算，得到运算结果。
由于，高速缓冲存储器是以行为单位对矩阵进行缓存的，导致高速缓冲存储器无法直接缓存第二矩阵中的一列元素。因此，高速缓冲存储器会缓存第二矩阵中的所有元素。
并且，高速缓冲存储器在每次运算后都需要清空数据，再缓存后续运算所需的数据。例如，若第二矩阵为两行四列的矩阵，由于处理器无法确定后续运算过程中需要处理的数据，只能从高速缓冲存储器中获取第二矩阵中的第一列元素进行运算，得到运算结果中的第一个元素。然后，高速缓冲存储器清空数据，再缓存第二矩阵中的第二列元素。接着，处理器从高速缓冲存储器中获取第二矩阵中的第二列元素进行运算，得到运算结果中的第二个元素，以此类推。可以看出，高速缓冲存储器在运算过程中重复缓存第二矩阵中的所有元素，降低了数据处理的效率。
因此，如何提高数据处理的效率，则是一个亟待解决的问题。
发明内容
本说明书提供一种基于硬件特性的数据处理的方法、装置、存储介质及电子设备，以部分的解决现有技术存在的上述问题。
本说明书采用下述技术方案：
本说明书提供了一种基于硬件特性的数据处理的方法，包括：
获取各待处理数据以及确定高速缓冲存储器中所能缓存的数据大小，所述待处理数据用于表示神经网络模型执行运算任务所需的数据；
在所述神经网络模型执行运算任务时，按照所述数据大小，对所述各待处理数据进行切分，得到各切分数据；
针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于所述数据大小对所述缓存后的切分数据进行运算，得到运算结果；
根据所述运算结果，进行数据处理。
可选地，确定高速缓冲存储器中所能缓存的数据大小，具体包括：
获取高速缓冲存储器对应的设备参数，所述设备参数包括：数据缓存形式以及存储容量；
根据所述设备参数，确定高速缓冲存储器中所能缓存的数据大小。
可选地，针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于所述数据大小对所述缓存后的切分数据进行运算，得到运算结果，具体包括：
针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于所述数据大小对所述缓存后的切分数据进行乘法运算，得到各乘法运算结果，并存储到所述寄存器；
将所述寄存器中的各乘法运算结果缓存到所述高速缓冲存储器中，以使处理器基于所述数据大小对所述高速缓冲存储器中的各乘法运算结果进行加法运算，得到各加法运算结果；
根据所述各加法运算结果，确定运算结果。
可选地，所述数据大小为K行N+1列；
在所述神经网络模型执行运算任务时，按照所述数据大小，对所述各待处理数据进行切分，得到各切分数据，具体包括：
在所述神经网络模型执行运算任务时，按照所述数据大小，对所述各待处理数据进行切分，得到由M行K列的各元素组成的第一切分数据，以及由K行N列的各元素组成的第二切分数据。
可选地，所述高速缓冲存储器中包含有K行N+1列的内存块；
针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，具体包括：
将所述第一切分数据中的第M行的K个元素以及所述第一切分数据中的K行N列的各元素缓存到所述高速缓冲存储器的K行N+1列的内存块中，得到缓存后的切分数据，其中，一个内存块中缓存一个元素。
可选地，针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于所述数据大小对所述缓存后的切分数据进行乘法运算，得到各乘法运算结果，并存储到所述寄存器，具体包括：
针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器对所述第一切分数据中的第M行第K列的元素与所述第二切分数据中的第K行的N个元素进行乘法运算，得到第K行的N个乘法运算结果，将K行N列的各乘法运算结果存储到所述寄存器。
可选地，将所述寄存器中的各乘法运算结果缓存到所述高速缓冲存储器中，以使处理器基于所述数据大小对所述高速缓冲存储器中的各乘法运算结果进行加法运算，得到各加法运算结果，具体包括：
将所述寄存器中的各乘法运算结果缓存到所述高速缓冲存储器中，以使处理器对所述高速缓冲存储器中的各乘法运算结果中的第N列元素中的K个元素进行加法运算，得到N个加法运算结果。
可选地，所述处理器中包含有若干个线程；
针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器对所述第一切分数据中的第M行第K列的元素与所述第二切分数据中的第K行的N个元素进行乘法运算，得到第K行的N个乘法运算结果，将K行N列的各乘法运算结果存储到所述寄存器，具体包括：
针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器中的各线程，对所述第一切分数据中的第M行第K列的元素与所述第二切分数据中的第K行的N个元素进行并行乘法运算，得到第K行的N个乘法运算结果，将K行N列的各乘法运算结果存储到所述寄存器。
可选地，将所述寄存器中的各乘法运算结果缓存到所述高速缓冲存储器中，以使处理器对所述高速缓冲存储器中的各乘法运算结果中的第N列元素中的K个元素进行加法运算，得到N个加法运算结果，具体包括：
将所述寄存器中的各乘法运算结果缓存到所述高速缓冲存储器中，以使所述处理器中的执行并行乘法运算后的各线程，对所述高速缓冲存储器中的各乘法运算结果中的第N列元素中的K个元素进行加法运算，得到N个加法运算结果。
可选地，根据所述各加法运算结果，确定运算结果，具体包括：
将所述各加法运算结果缓存到所述寄存器，通过所述寄存器将所述各加法运算结果存储到主存储器；
根据所述主存储器中的各加法运算结果，确定运算结果。
可选地，针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，具体包括：
针对每个切分数据，删除所述高速缓冲存储器中的数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据。
本说明书提供了一种基于硬件特性的数据处理的装置，包括：
获取模块，用于获取各待处理数据以及确定高速缓冲存储器中所能缓存的数据大小，所述待处理数据用于表示神经网络模型执行运算任务所需的数据；
切分模块，用于在所述神经网络模型执行运算任务时，按照所述数据大小，对所述各待处理数据进行切分，得到各切分数据；
运算模块，用于针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于所述数据大小对所述缓存后的切分数据进行运算，得到运算结果；
处理模块，用于根据所述运算结果，进行数据处理。
可选地，所述获取模块，具体用于获取高速缓冲存储器对应的设备参数，所述设备参数包括：数据缓存形式以及存储容量，根据所述设备参数，确定高速缓冲存储器中所能缓存的数据大小。
可选地，所述运算模块，具体用于针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于所述数据大小对所述缓存后的切分数据进行乘法运算，得到各乘法运算结果，并存储到所述寄存器，将所述寄存器中的各乘法运算结果缓存到所述高速缓冲存储器中，以使处理器基于所述数据大小对所述高速缓冲存储器中的各乘法运算结果进行加法运算，得到各加法运算结果，根据所述各加法运算结果，确定运算结果。
本说明书提供了一种计算机可读存储介质，所述存储介质存储有计算机程序，所述计算机程序被处理器执行时实现上述基于硬件特性的数据处理的方法。
本说明书提供了一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现上述基于硬件特性的数据处理的方法。
本说明书采用的上述至少一个技术方案能够达到以下有益效果：
在本说明书提供的基于硬件特性的数据处理的方法中，获取各待处理数据以及确定高速缓冲存储器中所能缓存的数据大小，待处理数据用于表示神经网络模型执行运算任务所需的数据。其次，在神经网络模型执行运算任务时，按照数据大小，对各待处理数据进行切分，得到各切分数据。而后，针对每个切分数据，将该切分数据缓存到高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于数据大小对缓存后的切分数据进行运算，得到运算结果。最后，根据运算结果，进行数据处理。
从上述的基于硬件特性的数据处理的方法中可以看出，本方法可以在神经网络模型执行运算任务时，按照数据大小，对各待处理数据进行切分，得到各切分数据。然后，针对每个切分数据，将该切分数据缓存到高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于数据大小对缓存后的切分数据进行运算，得到运算结果。最后，根据运算结果，进行数据处理。本方法可以提高数据处理的效率。
附图说明
此处所说明的附图用来提供对本说明书的进一步理解，构成本说明书的一部分，本说明书的示意性实施例及其说明用于解释本说明书，并不构成对本说明书的不当限定。在附图中：
图1为本说明书实施例提供的基于硬件特性的数据处理的方法的流程示意图；
图2为本说明书实施例提供的一种高速缓冲存储器的内存结构的示意图；
图3为本说明书实施例提供的一种缓存方式的示意图；
图4为本说明书实施例提供的一种乘法运算的示意图；
图5为本说明书实施例提供的一种加法运算的示意图；
图6为本说明书实施例提供的基于硬件特性的数据处理的装置的结构示意图；
图7为本说明书实施例提供的电子设备的结构示意图。
具体实施方式
为使本说明书的目的、技术方案和优点更加清楚，下面将结合本说明书具体实施例及相应的附图对本说明书技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本说明书一部分实施例，而不是全部的实施例。基于本说明书中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本说明书保护的范围。
以下结合附图，详细说明本说明书各实施例提供的技术方案。
图1为本说明书实施例提供的基于硬件特性的数据处理的方法的流程示意图，具体包括以下步骤：
S100：获取各待处理数据以及确定高速缓冲存储器中所能缓存的数据大小，所述待处理数据用于表示神经网络模型执行运算任务所需的数据。
在本说明书实施例中，本说明书提供的数据处理的方法的执行主体可以是服务器、台式电脑等电子设备，为了便于描述，下面仅以服务器为执行主体，对本说明书提供的基于硬件特性的数据处理的方法进行说明。
在本说明书实施例中，服务器可以获取各待处理数据以及确定高速缓冲存储器中所能缓存的数据大小。这里提到的待处理数据用于表示神经网络模型执行运算任务所需的数据。其中，待处理数据的数据形式可以是张量。这里提到的数据大小可以是指高速缓冲存储器中所能缓存的数据的尺寸大小。例如，数据大小为K行N+1列。
这里提到的高速缓冲存储器可以是指是一种尺寸较小、读写效率介于寄存器和主存储器之间的易失性存储器(即无法永久性存储数据)，用于临时保存中央处理器(centralprocessing unit，CPU)经常使用的数据和指令，每当中央处理器需要使用这部分数据时，它可以直接从高速缓冲存储器中获取这部分数据，而无需访问读取效率更低的主存储器。并且，存储于高速缓冲存储器中的数据只能由中央处理器访问。从而，提高中央处理器进行数据处理的效率。
具体的，服务器可以获取高速缓冲存储器对应的设备参数，这里提到的设备参数包括：数据缓存形式以及存储容量。这里提到的数据缓存形式可以是指高速缓冲存储器的硬件结构是由一组固定大小的缓存行组成，高速缓冲存储器从主存中读取数据是以行为单位进行读取的。当然，数据缓存形式也可以是指高速缓冲存储器的硬件结构是由一组固定大小的缓存列组成，高速缓冲存储器从主存中读取数据是以列为单位进行读取的。
其次，服务器可以根据设备参数，确定高速缓冲存储器中所能缓存的数据大小。例如，若存储容量为Kx(N+1)个元素，数据缓存形式为以行为单位进行读取，缓存行的长度为N+1，则高速缓冲存储器中可以缓存K行的数据，数据大小为K行N+1列。
S102：在所述神经网络模型执行运算任务时，按照所述数据大小，对所述各待处理数据进行切分，得到各切分数据。
在实际应用中，由于输入到神经网络模型中的数据的尺寸较大，而高速缓冲存储器的存储空间有限，无法直接对大尺寸的数据进行数据处理。通常需要先对大尺寸的数据进行切分，再对切分后的数据进行数据处理。
但是，现有的方法仅是对大尺寸的数据进行切分，并未考虑到高速缓冲存储器所能缓存的数据大小，导致数据处理的效率较低。基于此，服务器可以根据数据大小对数据进行切分，得到切分数据。
在本说明书实施例中，服务器可以在神经网络模型执行运算任务时，按照数据大小，对各待处理数据进行切分，得到各切分数据。
具体的，若数据尺寸为K行N+1列，服务器可以在神经网络模型执行运算任务时，按照数据大小，对各待处理数据进行切分，得到由M行K列的各元素组成的第一切分数据，以及由K行N列的各元素组成的第二切分数据。
需要说明的是，切分数据的数据大小可以是高速缓冲存储器所能缓存的数据大小的整数倍。
S104：针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于所述数据大小对所述缓存后的切分数据进行运算，得到运算结果。
在实际应用中，在传统矩阵乘法的过程中，处理器需要依次对运算任务所需的第一切分数据中的每行元素以及第二切分数据中的每列元素进行运算，得到运算结果。例如，处理器需要从高速缓冲存储器中获取第一切分数据的第一行元素和第二切分数据的第一列元素进行运算，得到运算结果中的第一个元素，接着，处理器从高速缓冲存储器中获取第一切分数据的第一行元素和第二切分数据的第二列元素进行运算，得到运算结果中的第二个元素，以此类推。
由于，高速缓冲存储器是以行为单位对矩阵进行缓存的，导致高速缓冲存储器无法直接缓存第二矩阵中的一列元素。因此，高速缓冲存储器会缓存第二矩阵中的所有元素。
并且，高速缓冲存储器在每次运算后都需要清空数据，再缓存后续运算所需的数据。例如，若第二矩阵为两行四列的矩阵，由于处理器无法确定后续运算过程中需要处理的数据，只能从高速缓冲存储器中获取第二矩阵中的第一列元素进行运算，得到运算结果中的第一个元素。然后，高速缓冲存储器清空数据，再缓存第二矩阵中的第二列元素。接着，处理器从高速缓冲存储器中获取第二矩阵中的第二列元素进行运算，得到运算结果中的第二个元素，以此类推。可以看出，高速缓冲存储器在运算过程中重复缓存第二矩阵中的所有元素。这就导致高速缓冲存储器将会多读取不参与当前次的运算的冗余数据。
基于此，服务器可以将通过处理器基于数据大小对缓存后的切分数据进行运算，得到运算结果。
在本说明书实施例中，针对每个切分数据，服务器可以将该切分数据缓存到高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于数据大小对缓存后的切分数据进行运算，得到运算结果。
具体的，服务器可以针对每个切分数据，将该切分数据缓存到高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于数据大小对缓存后的切分数据进行乘法运算，得到各乘法运算结果，并存储到寄存器。
其次，服务器可以将寄存器中的各乘法运算结果缓存到高速缓冲存储器中，以使处理器基于数据大小对高速缓冲存储器中的各乘法运算结果进行加法运算，得到各加法运算结果。
然后，服务器可以根据各加法运算结果，确定运算结果。
其中，针对每个切分数据，服务器可以删除高速缓冲存储器中的数据，将该切分数据缓存到高速缓冲存储器中，得到缓存后的切分数据。然后，服务器可以删除高速缓冲存储器中的切分数据，将各乘法运算结果缓存到高速缓冲存储器中。
在本说明书实施例中，高速缓冲存储器的内存结构划分为三级内存结构。第一级内存结构是将高速缓冲存储器的内存结构划分为相同大小的网格，每个网格分别执行不同的核函数任务。第二级内存结构是将每个网格划分为不同的块结构，同一网格下的不同的块结构执行相同的核函数任务。第三级内存结构是将每个块结构划分为相同大小的内存块，同一块结构中的不同线程可以操作块结构中的任意内存块。具体如图2所示。
图2为本说明书实施例提供的一种高速缓冲存储器的内存结构的示意图。
在图2中，每个内存块中可以缓存一个元素。一个块结构中可以缓存第一切分数据中的一行元素以及第二切分数据中的各元素。一个网格中可以缓存第一切分数据以及第二切分数据。
具体的，高速缓冲存储器中的一个块结构包含有K行N+1列的内存块。服务器可以将第一切分数据中的第M行的K个元素以及第一切分数据中的K行N列的各元素缓存到高速缓冲存储器的K行N+1列的内存块中，得到缓存后的切分数据，其中，一个内存块中缓存一个元素。具体如图3所示。
图3为本说明书实施例提供的一种缓存方式的示意图。
在图3中，第一切分数据是由四行二列的各元素组成的，第二切分数据是由二行四列的各元素组成的。服务器可以将第一切分数据中的第一行的2个元素以及第二切分数据中的二行四列的各元素缓存到高速缓冲存储器的二行五列的内存块中，得到缓存后的切分数据，以用于后续的数据处理。
在本说明书实施例中，服务器可以针对每个切分数据，将该切分数据缓存到高速缓冲存储器中，得到缓存后的切分数据，以使处理器对第一切分数据中的第M行第K列的元素与第二切分数据中的第K行的N个元素进行乘法运算，得到第K行的N个乘法运算结果，将K行N列的各乘法运算结果存储到寄存器。
然后，服务器可以将寄存器中的各乘法运算结果缓存到高速缓冲存储器中，以使处理器对高速缓冲存储器中的各乘法运算结果中的第N列元素中的K个元素进行加法运算，得到N个加法运算结果。
具体的，若确定数据大小为K行N+1列，第一切分数据由M行K列的各元素组成，第二切分数据由K行N列的各元素组成。高速缓冲存储器中缓存了第一切分数据中的第一行元素以及第二切分数据中的所有元素。处理器可以按照数据大小，确定对第一切分数据以及第二切分数据进行运算时的内层循环次数以及外层循环次数。
这里提到的内层循环中的一次运算是指第一切分数据中的一个元素与第二切分数据中的一个元素进行乘法运算，得到一个乘法运算结果。这里提到的外层循环中的一次运算是指对第一切分数据中的第M行元素与第二切分数据中的K行N列的元素进行乘法运算，得到K行N列的乘法运算结果。接着，处理器对各乘法运算结果中的第N列元素中的K个元素进行加法运算，得到N个加法运算结果。
也就是说，处理器可以按照K行N+1列的数据大小，确定对第一切分数据以及第二切分数据进行运算时的内层循环次数为KxN次以及外层循环次数为M次，并以此对第一切分数据以及第二切分数据进行运算。
例如，若确定数据大小为二行五列，第一切分数据由四行二列的各元素组成，第二切分数据由二行四列的各元素组成，则高速缓冲存储器中缓存了第一切分数据中的第一行的二个元素以及第二切分数据中的所有元素。处理器可以按照数据大小，确定对第一切分数据以及第二切分数据进行运算时的内层循环次数为八次以及外层循环次数为四次。处理器对第一切分数据中的第一行第一列的元素与第二切分数据中的第一行的四个元素进行乘法运算，得到第一行的四个乘法运算结果。然后，处理器对第一切分数据中的第一行第二列的元素与第二切分数据中的第二行的四个元素进行乘法运算，得到第二行的四个乘法运算结果。也就是说，处理器运算了八次，最终得到了二行四列的乘法运算结果。
接着，处理器对各乘法运算结果中的第一列元素中的二个元素进行加法运算，得到第一个加法运算结果。然后，处理器对各乘法运算结果中的第二列元素中的二个元素进行加法运算，得到第二个加法运算结果，以此类推，最终得到四个加法运算结果，作为运算结果中的一行元素。进一步的，处理器进行了四次内层循环，得到四行元素组成的运算结果。
可以看出，高速缓冲存储器在内层循环时，仅需缓存一次第一切分数据中的第一行的二个元素以及第二切分数据中的所有元素，即可完成内层循环。并且，高速缓冲存储器在外层循环时，可以复用第二切分数据中的所有元素，仅需重新缓存第二切分数据中的一行元素，以此提高了数据处理的效率。
进一步的，处理器中包含有若干个线程。服务器可以针对每个切分数据，将该切分数据缓存到高速缓冲存储器中，得到缓存后的切分数据，以使处理器中的各线程，对第一切分数据中的第M行第K列的元素与第二切分数据中的第K行的N个元素进行并行乘法运算，得到第K行的N个乘法运算结果，将K行N列的各乘法运算结果存储到所述寄存器。具体如图4所示。
图4为本说明书实施例提供的一种乘法运算的示意图。
在图4中，服务器可以通过处理器中的各线程，对第一切分数据中的第一行的第一个元素(a00)以及第二切分数据中的第一行的四个元素(b00、b01、b02、b03)进行并行乘法运算，得到第一行的四个乘法运算结果。同样的，通过处理器中的各线程，对第一切分数据中的第一行的第二个元素(a01)以及第二切分数据中的第二行的四个元素(b10、b11、b12、b13)进行并行乘法运算，得到第二行的四个乘法运算结果。也就是说，八个线程可以并行乘法运算。
然后，服务器可以将寄存器中的各乘法运算结果缓存到高速缓冲存储器中，以使处理器中的执行并行乘法运算后的各线程，对高速缓冲存储器中的各乘法运算结果中的第N列元素中的K个元素进行加法运算，得到N个加法运算结果。具体如图5所示。
图5为本说明书实施例提供的一种加法运算的示意图。
在图5中，由于原先用于参与乘法运算的元素已经被线程的计算核处理器使用完毕，并且用于参与乘法运算的元素也不再参与后续的加法运算，所以，服务器可以删除高速缓冲存储器中的用于参与乘法运算的元素。
而且，为了提高内存资源的利用率和节省内存开销，将存储到寄存器中的各乘法运算结果缓存到高速缓冲存储器中。处理器中的执行并行乘法运算后的各线程，对高速缓冲存储器中的各乘法运算结果中的第N列元素中的K个元素进行加法运算，得到N个加法运算结果。也就是，处理器可以对沿着列的方向放置的内存块中的元素进行加法运算，得到加法运算结果。
最后，服务器可以将N个加法运算结果缓存到寄存器中，再将寄存器中的N个加法运算结果存储至主存储器中，得到运算结果中的一行元素。
需要说明的是，不同线程同时访问同一内存块的相同内存地址不会产生内存块访问冲突，因为如果发生访问同一内存块中的相同内存地址时，将会触发广播机制，也就是将内存地址广播到其他需要同时访问的线程中。因此，本方法可以将参与多个相同运算任务的同一元素放置到同一个内存块中的同一个内存地址位置，以避免内存块访问冲突的问题。
S106：根据所述运算结果，进行数据处理。
在本说明书实施例中，服务器可以根据运算结果，进行数据处理。
具体的，服务器可以将各加法运算结果缓存到寄存器，通过寄存器将各加法运算结果存储到主存储器。
其次，服务器可以根据主存储器中的各加法运算结果，确定运算结果。
需要说明的是，本方法可以应用到模型训练的过程中，服务器可以获取训练样本，将训练样本输入到待训练的神经网络模型中，通过本说明书中的数据处理的方法，对训练样本进行数据处理，得到训练样本对应的处理结果。以最小化处理结果以及训练样本中的标签之间的偏差，对神经网络模型进行训练。这里提到的神经网络模型可以有多种，例如，来自变压器的双向编码器表示模型(Bidirectional Encoder Representation fromTransformers，BERT)、卷积神经网络(Convolutional Neural Network，CNN)等。本说明书不对神经网络模型的模型结构进行限定。
从上述过程中可以看出，本方法可以在神经网络模型执行运算任务时，按照数据大小，对各待处理数据进行切分，得到各切分数据。然后，针对每个切分数据，将该切分数据缓存到高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于数据大小对缓存后的切分数据进行运算，得到运算结果。最后，根据运算结果，进行数据处理。本方法可以提高数据处理的效率。
以上为本说明书的一个或多个实施例提供的基于硬件特性的数据处理的方法，基于同样的思路，本说明书还提供了相应的基于硬件特性的数据处理的装置，如图6所示。
图6为本说明书实施例提供的基于硬件特性的数据处理的装置的结构示意图，具体包括：
获取模块600，用于获取各待处理数据以及确定高速缓冲存储器中所能缓存的数据大小，所述待处理数据用于表示神经网络模型执行运算任务所需的数据；
切分模块602，用于在所述神经网络模型执行运算任务时，按照所述数据大小，对所述各待处理数据进行切分，得到各切分数据；
运算模块604，用于针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于所述数据大小对所述缓存后的切分数据进行运算，得到运算结果；
处理模块606，用于根据所述运算结果，进行数据处理。
可选地，所述获取模块600具体用于，获取高速缓冲存储器对应的设备参数，所述设备参数包括：数据缓存形式以及存储容量，根据所述设备参数，确定高速缓冲存储器中所能缓存的数据大小。
可选地，所述运算模块604具体用于，针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于所述数据大小对所述缓存后的切分数据进行乘法运算，得到各乘法运算结果，并存储到所述寄存器，将所述寄存器中的各乘法运算结果缓存到所述高速缓冲存储器中，以使处理器基于所述数据大小对所述高速缓冲存储器中的各乘法运算结果进行加法运算，得到各加法运算结果，根据所述各加法运算结果，确定运算结果。
可选地，所述数据大小为K行N+1列；
所述切分模块602具体用于，在所述神经网络模型执行运算任务时，按照所述数据大小，对所述各待处理数据进行切分，得到由M行K列的各元素组成的第一切分数据，以及由K行N列的各元素组成的第二切分数据。
可选地，所述高速缓冲存储器中包含有K行N+1列的内存块；
所述运算模块604具体用于，将所述第一切分数据中的第M行的K个元素以及所述第一切分数据中的K行N列的各元素缓存到所述高速缓冲存储器的K行N+1列的内存块中，得到缓存后的切分数据，其中，一个内存块中缓存一个元素。
可选地，所述运算模块604具体用于，针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器对所述第一切分数据中的第M行第K列的元素与所述第二切分数据中的第K行的N个元素进行乘法运算，得到第K行的N个乘法运算结果，将K行N列的各乘法运算结果存储到所述寄存器。
可选地，所述运算模块604具体用于，将所述寄存器中的各乘法运算结果缓存到所述高速缓冲存储器中，以使处理器对所述高速缓冲存储器中的各乘法运算结果中的第N列元素中的K个元素进行加法运算，得到N个加法运算结果。
可选地，所述处理器中包含有若干个线程；
所述运算模块604具体用于，针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器中的各线程，对所述第一切分数据中的第M行第K列的元素与所述第二切分数据中的第K行的N个元素进行并行乘法运算，得到第K行的N个乘法运算结果，将K行N列的各乘法运算结果存储到所述寄存器。
可选地，所述运算模块604具体用于，将所述寄存器中的各乘法运算结果缓存到所述高速缓冲存储器中，以使所述处理器中的执行并行乘法运算后的各线程，对所述高速缓冲存储器中的各乘法运算结果中的第N列元素中的K个元素进行加法运算，得到N个加法运算结果。
可选地，所述处理模块606具体用于，将所述各加法运算结果缓存到所述寄存器，通过所述寄存器将所述各加法运算结果存储到主存储器，根据所述主存储器中的各加法运算结果，确定运算结果。
可选地，所述运算模块604具体用于，针对每个切分数据，删除所述高速缓冲存储器中的数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据。
本说明书还提供了一种计算机可读存储介质，该存储介质存储有计算机程序，计算机程序可用于执行上述图1提供的基于硬件特性的数据处理的方法。
本说明书还提供了图7所示的电子设备的结构示意图。如图7所述，在硬件层面，该电子设备包括处理器、内部总线、网络接口、内存以及非易失性存储器，当然还可能包括其他业务所需要的硬件。处理器从非易失性存储器中读取对应的计算机程序到内存中然后运行，以实现上述图1提供的基于硬件特性的数据处理的方法。
当然，除了软件实现方式之外，本说明书并不排除其他实现方式，比如逻辑器件抑或软硬件结合的方式等等，也就是说以下处理流程的执行主体并不限定于各个逻辑单元，也可以是硬件或逻辑器件。
在20世纪90年代，对于一个技术的改进可以很明显地区分是硬件上的改进(例如，对二极管、晶体管、开关等电路结构的改进)还是软件上的改进(对于方法流程的改进)。然而，随着技术的发展，当今的很多方法流程的改进已经可以视为硬件电路结构的直接改进。设计人员几乎都通过将改进的方法流程编程到硬件电路中来得到相应的硬件电路结构。因此，不能说一个方法流程的改进就不能用硬件实体模块来实现。例如，可编程逻辑器件(Programmable Logic Device,PLD)(例如现场可编程门阵列(Field Programmable GateArray，FPGA))就是这样一种集成电路，其逻辑功能由用户对器件编程来确定。由设计人员自行编程来把一个数字系统“集成”在一片PLD上，而不需要请芯片制造厂商来设计和制作专用的集成电路芯片。而且，如今，取代手工地制作集成电路芯片，这种编程也多半改用“逻辑编译器(logic compiler)”软件来实现，它与程序开发撰写时所用的软件编译器相类似，而要编译之前的原始代码也得用特定的编程语言来撰写，此称之为硬件描述语言(Hardware Description Language，HDL)，而HDL也并非仅有一种，而是有许多种，如ABEL(Advanced Boolean Expression Language)、AHDL(Altera Hardware DescriptionLanguage)、Confluence、CUPL(Cornell University Programming Language)、HDCal、JHDL(Java Hardware Description Language)、Lava、Lola、MyHDL、PALASM、RHDL(RubyHardware Description Language)等，目前最普遍使用的是VHDL(Very-High-SpeedIntegrated Circuit Hardware Description Language)与Verilog。本领域技术人员也应该清楚，只需要将方法流程用上述几种硬件描述语言稍作逻辑编程并编程到集成电路中，就可以很容易得到实现该逻辑方法流程的硬件电路。
控制器可以按任何适当的方式实现，例如，控制器可以采取例如微处理器或处理器以及存储可由该(微)处理器执行的计算机可读程序代码(例如软件或固件)的计算机可读介质、逻辑门、开关、专用集成电路(Application Specific Integrated Circuit，ASIC)、可编程逻辑控制器和嵌入微控制器的形式，控制器的例子包括但不限于以下微控制器：ARC 625D、Atmel AT91SAM、Microchip PIC18F26K20以及Silicone Labs C8051F320，存储器控制器还可以被实现为存储器的控制逻辑的一部分。本领域技术人员也知道，除了以纯计算机可读程序代码方式实现控制器以外，完全可以通过将方法步骤进行逻辑编程来使得控制器以逻辑门、开关、专用集成电路、可编程逻辑控制器和嵌入微控制器等的形式来实现相同功能。因此这种控制器可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置也可以视为硬件部件内的结构。或者甚至，可以将用于实现各种功能的装置视为既可以是实现方法的软件模块又可以是硬件部件内的结构。
上述实施例阐明的系统、装置、模块或单元，具体可以由计算机芯片或实体实现，或者由具有某种功能的产品来实现。一种典型的实现设备为计算机。具体的，计算机例如可以为个人计算机、膝上型计算机、蜂窝电话、相机电话、智能电话、个人数字助理、媒体播放器、导航设备、电子邮件设备、游戏控制台、平板计算机、可穿戴设备或者这些设备中的任何设备的组合。
为了描述的方便，描述以上装置时以功能分为各种单元分别描述。当然，在实施本说明书时可以把各单元的功能在同一个或多个软件和/或硬件中实现。
本领域内的技术人员应明白，本说明书的实施例可提供为方法、系统、或计算机程序产品。因此，本说明书可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本说明书可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本说明书是参照根据本说明书实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
在一个典型的配置中，计算设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。
内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。内存是计算机可读介质的示例。
计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
本领域技术人员应明白，本说明书的实施例可提供为方法、系统或计算机程序产品。因此，本说明书可采用完全硬件实施例、完全软件实施例或结合软件和硬件方面的实施例的形式。而且，本说明书可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本说明书可以在由计算机执行的计算机可执行指令的一般上下文中描述，例如程序模块。一般地，程序模块包括执行特定任务或实现特定抽象数据类型的例程、程序、对象、组件、数据结构等等。也可以在分布式计算环境中实践本说明书，在这些分布式计算环境中，由通过通信网络而被连接的远程处理设备来执行任务。在分布式计算环境中，程序模块可以位于包括存储设备在内的本地和远程计算机存储介质中。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅为本说明书的实施例而已，并不用于限制本说明书。对于本领域技术人员来说，本说明书可以有各种更改和变化。凡在本说明书的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本说明书的权利要求范围之内。

Claims (10)

1.一种基于硬件特性的数据处理的方法，其特征在于，包括：
获取各待处理数据以及确定高速缓冲存储器中所能缓存的数据大小，所述待处理数据用于表示神经网络模型执行运算任务所需的数据，所述数据大小为K行N+1列；
在所述神经网络模型执行运算任务时，按照所述数据大小，对所述各待处理数据进行切分，得到各切分数据，其中，按照所述数据大小，对所述各待处理数据进行切分，得到由M行K列的各元素组成的第一切分数据，以及由K行N列的各元素组成的第二切分数据；
针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于所述数据大小对所述缓存后的切分数据进行乘法运算，得到各乘法运算结果，并存储到寄存器，其中，将所述第一切分数据中的第m行的K个元素以及所述第二切分数据中的K行N列的各元素缓存到所述高速缓冲存储器的K行N+1列的内存块中，得到缓存后的切分数据，m为不大于M的正整数，一个内存块中缓存一个元素，以及针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器对所述第一切分数据中的第m行第k列的元素与所述第二切分数据中的第k行的N个元素进行乘法运算，得到第k行的N个乘法运算结果，将K行N列的各乘法运算结果存储到所述寄存器，k为不大于K的正整数；
将所述寄存器中的各乘法运算结果缓存到所述高速缓冲存储器中，以使处理器基于所述数据大小对所述高速缓冲存储器中的各乘法运算结果进行加法运算，得到各加法运算结果，其中，所述处理器对所述高速缓冲存储器中的各乘法运算结果中的第n列元素中的K个元素进行加法运算，得到N个加法运算结果，n为不大于N的正整数；
根据所述各加法运算结果，确定运算结果；
根据所述运算结果，进行数据处理。
2.如权利要求1所述的方法，其特征在于，确定高速缓冲存储器中所能缓存的数据大小，具体包括：
获取高速缓冲存储器对应的设备参数，所述设备参数包括：数据缓存形式以及存储容量；
根据所述设备参数，确定高速缓冲存储器中所能缓存的数据大小。
3.如权利要求1所述的方法，其特征在于，所述处理器中包含有若干个线程；
针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器对所述第一切分数据中的第m行第k列的元素与所述第二切分数据中的第k行的N个元素进行乘法运算，得到第k行的N个乘法运算结果，将K行N列的各乘法运算结果存储到所述寄存器，具体包括：
针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器中的各线程，对所述第一切分数据中的第m行第k列的元素与所述第二切分数据中的第k行的N个元素进行并行乘法运算，得到第k行的N个乘法运算结果，将K行N列的各乘法运算结果存储到所述寄存器。
4.如权利要求3所述的方法，其特征在于，将所述寄存器中的各乘法运算结果缓存到所述高速缓冲存储器中，以使处理器对所述高速缓冲存储器中的各乘法运算结果中的第n列元素中的K个元素进行加法运算，得到N个加法运算结果，具体包括：
将所述寄存器中的各乘法运算结果缓存到所述高速缓冲存储器中，以使所述处理器中的执行并行乘法运算后的各线程，对所述高速缓冲存储器中的各乘法运算结果中的第n列元素中的K个元素进行加法运算，得到N个加法运算结果。
5.如权利要求1所述的方法，其特征在于，根据所述各加法运算结果，确定运算结果，具体包括：
将所述各加法运算结果缓存到所述寄存器，通过所述寄存器将所述各加法运算结果存储到主存储器；
根据所述主存储器中的各加法运算结果，确定运算结果。
6.如权利要求1所述的方法，其特征在于，针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，具体包括：
针对每个切分数据，删除所述高速缓冲存储器中的数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据。
7.一种基于硬件特性的数据处理的装置，其特征在于，包括：
获取模块，用于获取各待处理数据以及确定高速缓冲存储器中所能缓存的数据大小，所述待处理数据用于表示神经网络模型执行运算任务所需的数据；
切分模块，用于在所述神经网络模型执行运算任务时，按照所述数据大小，对所述各待处理数据进行切分，得到各切分数据，其中，按照所述数据大小，对所述各待处理数据进行切分，得到由M行K列的各元素组成的第一切分数据，以及由K行N列的各元素组成的第二切分数据；
运算模块，用于针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器基于所述数据大小对所述缓存后的切分数据进行乘法运算，得到各乘法运算结果，并存储到寄存器，其中，将所述第一切分数据中的第m行的K个元素以及所述第二切分数据中的K行N列的各元素缓存到所述高速缓冲存储器的K行N+1列的内存块中，得到缓存后的切分数据，m为不大于M的正整数，一个内存块中缓存一个元素，以及针对每个切分数据，将该切分数据缓存到所述高速缓冲存储器中，得到缓存后的切分数据，以使处理器对所述第一切分数据中的第m行第k列的元素与所述第二切分数据中的第k行的N个元素进行乘法运算，得到第k行的N个乘法运算结果，将K行N列的各乘法运算结果存储到所述寄存器，k为不大于K的正整数；将所述寄存器中的各乘法运算结果缓存到所述高速缓冲存储器中，以使处理器基于所述数据大小对所述高速缓冲存储器中的各乘法运算结果进行加法运算，得到各加法运算结果，其中，所述处理器对所述高速缓冲存储器中的各乘法运算结果中的第n列元素中的K个元素进行加法运算，得到N个加法运算结果，n为不大于N的正整数；根据所述各加法运算结果，确定运算结果；
处理模块，用于根据所述运算结果，进行数据处理。
8.如权利要求7所述的装置，其特征在于，所述获取模块，具体用于获取高速缓冲存储器对应的设备参数，所述设备参数包括：数据缓存形式以及存储容量，根据所述设备参数，确定高速缓冲存储器中所能缓存的数据大小。
9.一种计算机可读存储介质，其特征在于，所述存储介质存储有计算机程序，所述计算机程序被处理器执行时实现上述权利要求1~ 6任一项所述的方法。
10.一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现上述权利要求1~ 6任一项所述的方法。
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