CN116125442A - 用于对tdc计时通道进行延迟校准的校准系统及雷达 - Google Patents

Abstract

本发明提供了一种用于对TDC计时通道进行延迟校准的校准系统及雷达，该校准系统通过时钟发生器向各个进位链计时通道发送周期性信号，使各个进位链计时通道分别对同一周期性信号进行跳变沿监测，通过校准模块分别对两两进位链计时通道获得的同一周期性信号的跳变沿触发时刻作差，得到两两进位链计时通道间的延迟时间；从而在计算任两个进位链计时通道输出的时间的时间差时，基于延迟时间对该两个进位链计时通道输出的时间差进行校准，提高进位链计时通道输出的时间差的准确性，进而提高雷达监测精度。

Description

用于对TDC计时通道进行延迟校准的校准系统及雷达

技术领域

本发明涉及雷达技术领域，尤其涉及一种用于对TDC计时通道进行延迟校准的校准系统及雷达。

背景技术

激光雷达是车辆实现自动驾驶不可或缺的重要传感器。目前车上的激光雷达，绝大部分采用的都是TOF(Time of flight，飞行时间)技术路线，即d＝c*t。d为测量的距离，c为光速3*108米/s。因此t的测量准确性直接影响了距离的测量精度。一般测量距离的方法有高速ADC(Analog to Digital Conver，模数转换器)，高速ADC在FPGA(Field-Programmable Gate Array，现场可编程门阵列)中采用进位链计时。又因为进位链计时精度高，成本低，不占用体积等一系列优势，使各大激光雷达厂家均采用此方式进行计时。

由于激光雷达完成一次测量需要多条进位链同时进行工作，而信号在FPGA内部的走线不同，所以即使同一信号在不同进位链中传输，最终测量得到的时间也可能会不相同，这直接影响了雷达的测距精度。

发明内容

有鉴于此，本发明提供了一种用于对TDC计时通道进行延迟校准的校准系统及雷达，能够解决因信号在FPGA芯片内部走线不同而导致的雷达精度低下的问题。

第一方面，本发明实施例提供了一种用于对TDC计时通道进行延迟校准的校准系统，包括：时钟发生器、TDC计时模块和校准模块，所述TDC计时模块包括多条进位链计时通道；

所述时钟发生器与多条进位链计时通道连接；

所述时钟发生器用于产生周期性信号，并将所述周期性信号发送至各个进位链计时通道；

各个进位链计时通道分别用于对所述周期性信号进行跳变沿监测，并将监测得到的跳变沿触发时刻发送至校准模块；

所述校准模块用于分别对两两进位链计时通道获得的同一周期性信号的跳变沿触发时刻作差，得到两两进位链计时通道间的延迟时间；所述延迟时间用于在计算任两个进位链计时通道输出的时间的时间差时，对该两个进位链计时通道输出的时间差进行校准。

在一个可能的实施方式中，所述校准系统包括测试焊盘、第一输入引脚和第二输入引脚；

所述测试焊盘与所述时钟发生器连接，且通过第一连接线与所述第一输入引脚连接，通过第二连接线与所述第二输入引脚连接；所述第一输入引脚与至少一个进位链计时通道连接，所述第二输入引脚与至少一个进位链计时通道连接；且所述第一输入引脚连接的进位链计时通道与所述第二输入引脚连接的进位链计时通道不重合；

所述第一连接线与所述第二连接线的长度相等。

在一个可能的实施方式中，所述校准系统还包括第一电阻和第二电阻；

所述第一电阻串联在所述第一连接线上，所述第二电阻串联在所述第二连接线上。

在一个可能的实施方式中，所述时钟发生器与所述测试焊盘间通过同轴线束连接。

在一个可能的实施方式中，所述校准系统还包括第一输入引脚和LUT查找表；

所述LUT查找表输入端的第一引脚与所述时钟发生器的输出端连接，所述LUT查找表输入端的第二引脚与所述第一输入引脚连接；所述LUT查找表的输出端分别与各个进位链计时通道连接；所述第一引脚为所述LUT查找表输入端的任一引脚，所述第二引脚为所述LUT查找表输入端除所述第一引脚外的任一引脚；

所述校准模块用于在计算从所述第一输入引脚输入的输入信号在两个跳变沿触发时刻的时间差时，基于LUT查找表确定所述输入信号对应的两个进位链计时通道，并采用所述输入信号对应的两个进位链计时通道间的延迟时间，对所述输入信号在两个跳变沿触发时刻的时间差进行校准。

在一个可能的实施方式中，所述时钟发生器为混合模式时钟管理器。

在一个可能的实施方式中，所述时钟发生器为锁相环。

在一个可能的实施方式中，所述校准模块具体用于：

针对任两个进位链计时通道，计算该两个进位链计时通道获得的同一周期性信号的跳变沿触发时刻的差值，得到该两个进位链计时通道在多个跳变沿触发时刻的时间差；

基于该两个进位链计时通道的多个跳变沿触发时刻的时间差，得到该两个进位链计时通道间的延迟时间。

在一个可能的实施方式中，所述校准模块具体用于：

针对任两个进位链计时通道，从该两个进位链计时通道的多个跳变沿触发时刻的时间差中去除最大值和最小值，并基于去除最大值和最小值后的该两个进位链计时通道的跳变沿触发时刻的时间差，得到该两个进位链计时通道间的延迟时间。

第二方面，本发明实施例提供了一种雷达，其包括如上第一方面任一种可能的实施方式所述的用于对TDC计时通道进行延迟校准的校准系统。

本发明实施例与现有技术相比存在的有益效果是：

本发明实施例提供的校准系统，通过时钟发生器向各个进位链计时通道发送周期性信号，使各个进位链计时通道分别对同一周期性信号进行跳变沿监测，通过校准模块分别对两两进位链计时通道获得的同一周期性信号的跳变沿触发时刻作差，得到两两进位链计时通道间的延迟时间；从而在计算任两个进位链计时通道输出的时间的时间差时，基于延迟时间对该两个进位链计时通道输出的时间差进行校准，提高进位链计时通道输出的时间差的准确性，进而提高雷达监测精度。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的用于对TDC计时通道进行延迟校准的校准系统的一种结构示意图；

图2是本发明实施例提供的激光雷达的激光束传播的示意图；

图3是本发明实施例提供的激光雷达的激光束发射时刻、不同强度的回波信号被雷达接收时刻的示意图；

图4是本发明实施例提供的激光雷达的激光束发射时刻、不同强度的回波信号的信号宽度的示意图；

图5是本发明实施例提供的激光雷达的激光束发射时刻、不同强度的回波信号被雷达接收的时刻的示意图；

图6是本发明实施例提供的现有的激光雷达内部的FPGA芯片的结构示意图；

图7是本发明实施例提供的用于对TDC计时通道进行延迟校准的校准系统的另一种结构示意图；

图8是本发明实施例提供的LUT查找表的示意图。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本发明实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图通过具体实施例来进行说明。

图1为本发明实施例提供的用于对TDC计时通道进行延迟校准的校准系统的结构示意图，如图1所示，校准系统包括：时钟发生器118、TDC计时模块103和校准模块，所述TDC计时模块103包括多条进位链计时通道；

所述时钟发生器118与多条进位链计时通道连接；

所述时钟发生器118用于产生周期性信号，并将所述周期性信号发送至各个进位链计时通道；

各个进位链计时通道分别用于对所述周期性信号进行跳变沿监测，并将监测得到的跳变沿触发时刻发送至校准模块；

所述校准模块用于分别对两两进位链计时通道获得的同一周期性信号的跳变沿触发时刻作差，得到两两进位链计时通道间的延迟时间；所述延迟时间用于在计算任两个进位链计时通道输出的时间的时间差时，对该两个进位链计时通道输出的时间差进行校准。

在本实施例中，激光雷达测距的原理如下：

如图2所示，Q100为激光雷达，Q101为目标物体，激光雷达发射激光束，遇到目标后反射，激光雷达将反射光束接收。因此雷达到目标之间的距离就可以用公式：D＝C*T表示，其中C＝3*108m/s。因此T的测量准确度将直接影响激光雷达的测距精度。

如图3所示：将T100作为激光雷达发射信号的发射时刻，将T101和T102作为激光信号遇到目标反射后，反射到激光雷达内被激光雷达收到的接收信号的上升沿触发时刻和下降沿触发时刻。我们可以将T101和T102的时间差理解为激光雷达接收信号的强弱，△Tx越大，雷达接收到的信号越强，反之越弱。T101-T100的时间差为△T，此时间为雷达到目标的飞行时间，因此就可以根据此时间求解出目标的距离。

具体的，如图4所示，S100为激光雷达发射信号，其对应的时刻为T100，S101、S102、…S10N为不同强度的接收信号，我们用一个阈值去比较，如图4中的P1线所示，将会得到S101、S102…S10N一系列信号的宽度，以其中一个宽度作为例子，如图4中width1，即为其中一个信号的宽度，结合图3和图4可知，width1＝△Tx＝T102-T101，width1是一个时间量。不同的width(△Tx)对应不同的△T(如图4中的△T1，△T2)。所以△Tx的准确性至关重要，因此如何保证△Tx测量的准确性，是一个亟待解决的问题。

如图1所示，TDC计时模块103可以为FPGA芯片105中的TDC计时模块103，TDC计时模块103包括多个进位链计时通道。时钟发生器118用于产生周期性信号，进位链计时通道用于对输入的周期性信号的跳变沿触发时间进行监测。

如图1所示，在一些实施例中，TDC计时模块103包括进位链计时通道1(第1条链)、进位链计时通道2(第2条链)、进位链计时通道3(第3条链)......进位链计时通道n(第n条链)。需要说明的是，进位链计时通道的数量可以基于雷达的接收通道的数量设置。

具体的，当采用TDC计时模块103对图3或图4所示的发射信号S100的理论发射时刻T100和接收信号S101的理论上升沿触发时刻T101和理论下降沿触发时刻T102进行计时时，TDC计时模块会采用不同的进位链计时通道对上述发射信号和接收信号进行计时监测，由于不同进位链计时通道间存在延时时间，会导致得到的T100、T101和T102三者之间的两两差值存在偏差，影响对目标的测距精度。

本实施例为了解决上述问题，采用时钟发生器产生周期性信号并发送至FPGA芯片的各个进位链计时通道，以使各个进位链计时通道对同一周期性信号的跳变沿触发时刻进行监测，输出各个进位链计时通道的计时时间。其中，时钟发生器118可以为FPGA芯片固有的能够产生固定频率信号的时钟模块，也可以为新添加的产生固定频率信号的外部仪器。

时钟发生器产生的周期性信号如图6所示，周期性信号可以为一个10k频率信号，因此该信号周期T＝100us。此时在FPGA芯片中通过程序控制，使每个进位链计时通道同时对时钟发生器发出的周期性信号进行跳变沿检测，得到跳变沿触发时刻，从而基于不同进位链计时通道间的跳变沿触发时刻的差值，确定不同进位链计时通道间的延迟时间，进而在后续采用各个进位链计时通道监测输入信号并计算某两个信号的时间差时，能够基于相应进位链计时通道之间的时间差补偿该两个信号的时间差，解决因进位链计时通道间的计时误差导致的目标测距不准确的问题。

在一个可能的实施方式中，所述校准系统包括测试焊盘、第一输入引脚和第二输入引脚；

所述测试焊盘与所述时钟发生器连接，且通过第一连接线与所述第一输入引脚连接，通过第二连接线与所述第二输入引脚连接；

所述第一输入引脚与至少一个进位链计时通道连接，所述第二输入引脚与至少一个进位链计时通道连接；且所述第一输入引脚连接的进位链计时通道与所述第二输入引脚连接的进位链计时通道不重合；

所述第一连接线与所述第二连接线的长度相等。

现有技术中，第一输入引脚106和第二输入引脚109为FPGA芯片上用于与不同输入口连接的引脚，使输入FPGA芯片的一个信号通过第一输入引脚进入至少一个进位链计时通道，另一信号通过第二输入引脚进入至少一个进位链计时通道。

本实施例另设置PCB板，在PCB板布局时，预留一个测试焊盘113，时钟发生器118通过同轴线束与测试焊盘113连接。第一输入引脚106通过第一连接线112与测试焊盘113连接，通过走线108与进位链计时通道1连接，通过走线107与进位链计时通道2连接。第二输入引脚109通过第二连接线111与测试焊盘113连接，通过走线110与进位链计时通道3连接。

另外，本实施例在PCB上进行布线时，设置第一连接线112与第二连接线111的长度相等。

在进行测试时，时钟发生器118能够将产生的周期性信号通过测试焊盘113、第一连接线112、第一输入引脚106、走线108传输至进位链计时通道1；将产生的周期性信号通过测试焊盘、第一连接线112、第一输入引脚106、走线107传输至进位链计时通道2，并将产生的周期性信号通过测试焊盘113、第二连接线111、第二输入引脚109传输至进位链计时通道3。在进行实际应用时，输入FPGA芯片的信号通过第一输入引脚106、走线108传输至进位链计时通道1；输入FPGA芯片的信号通过第一输入引脚106、走线107传输至进位链计时通道2，输入FPGA芯片的信号通过第二输入引脚109、走线110传输至进位链计时通道3。

由于第一连接线112与第二连接线111的长度相等。因此，输入FPGA芯片的信号在通过三个进位链计时通道输出前经过的路线的不同之处与时钟发生器输出的周期性信号在通过三个进位链计时通道输出前经过的路线的不同之处均为：走线108+进位链计时通道1、走线107+进位链计时通道2、走线110+进位链计时通道3。因此，当三条进位链计时通道对同一周期性信号的跳变沿触发时刻进行监测时，走线108+进位链计时通道1、走线107+进位链计时通道2、走线110+进位链计时通道3间的延时时间就能够被计算出来。因此，可以通过上述结构更加准确的计算各个进位链计时通道间的延迟时间。

具体的，跳变沿触发时刻包括上升沿触发时刻和下降沿触发时刻。以图3和图4中的发射信号S100和接收信号S101为例，其中，S100的理论发射时刻T100经以下路径被监测得到：S100进入FPGA芯片的输入口后，经过第二连接线、第二输入引脚109、走线110进入进位链计时通道3，进位链计时通道3监测信号S100的上升沿触发时刻，得到S100的实际发射时刻T3。

S101的理论上升沿触发时刻T101经以下路径被监测得到：信号S101进入FPGA芯片的输入口后通过第一连接线112、第一输入引脚、走线108进入进位链计时通道1，进位链计时通道1监测信号S101的上升沿触发时刻，得到S101的实际上升沿触发时刻T1。

S101的理论下降沿触发时刻T102经以下路径被监测得到：信号S101进入FPGA芯片的输入口后通过第一连接线112、第一输入引脚、走线107进入进位链计时通道2，进位链计时通道2监测输入信号S101的下降沿触发时刻，得到S101的实际下降沿触发时刻T2。

理论上T2-T1＝T102-T101＝△Tx。T1-T3＝T101-T100＝△T。

通过上述路径可知，S100、S101经三个进位链计时通道输出T100、T101和T102之前，其经过的路径的不同之处在于：108+进位链计时通道1，107+进位链计时通道2，110+进位链计时通道3。因此可以通过三个进位链计时通道间的延时时间补偿T2-T1和T1-T3，以计算得到准确的△Tx和△T。

在一个可能的实施方式中，所述校准系统还包括第一电阻和第二电阻；

所述第一电阻串联在所述第一连接线上，所述第二电阻串联在所述第二连接线上。

具体的，在PCB板上进行布线时，将第一电阻串联在第一连接线上，将第二电阻串联在第二连接线上，能够避免第一输入引脚106和第二输入引脚109输入其他信号产生信号干扰。在完成延迟时间的测试后，将第一电阻和第二电阻去掉。

在一个可能的实施方式中，所述时钟发生器与所述测试焊盘间通过同轴线束连接。

在本实施例中，采用同轴线束能够得到较好的屏蔽性能。

在一个可能的实施方式中，所述校准系统还包括第一输入引脚和LUT查找表；

所述LUT查找表输入端的第一引脚与所述时钟发生器的输出端连接，所述LUT查找表输入端的第二引脚与所述第一输入引脚连接；所述LUT查找表的输出端分别与各个进位链计时通道连接；所述第一引脚为所述LUT查找表输入端的任一引脚，所述第二引脚为所述LUT查找表输入端除所述第一引脚外的任一引脚；

所述校准模块用于在计算从所述第一输入引脚输入的输入信号在两个跳变沿触发时刻的时间差时，基于LUT查找表确定所述输入信号对应的两个进位链计时通道，并采用所述输入信号对应的两个进位链计时通道间的延迟时间，对所述输入信号在两个跳变沿触发时刻的时间差进行校准。

在本实施例中，如果激光雷达在使用过程中出现要升级程序的问题，即FPGA芯片重新编译以后，107、108、110的路径将会改变。为解决该问题，本实施例加入了LUT查找表。

如图7所示，时钟发生器115、第一输入引脚106、第二输入引脚109分别与LUT查找表114的输入引脚一一对应连接。其中，LUT查找表114为FPGA芯片内部底层查找表。图8示出了LUT查找表的结构，其可以包括6个输入引脚和1个输出引脚，LUT查找表在多路输入信号输入时，只会选择一路输入信号输出，即LUT查找表作为选择开关使用。

本实施例采用的时钟发生器115为FPGA芯片内部的时钟发生器，其产生如图6所示的周期性信号，该周期性信号通过走线进入LUT查找表114输入端的其中1路，图6中的上升沿触发时刻经过115到LUT查找表114，然后从LUT查找表114的输出端分为3路，分别进入3条进位链计时通道中。因此3条进位链计时通道通过测量图6上升沿时刻的时间，就可求出108+进位链计时通道1、107+进位链计时通道2、116+进位链计时通道3两两之间的延时差。

具体的，在编写FPGA程序时，将LUT查找表例化在程序中，将第一输入引脚109、第二输入引脚106和时钟发生器连接到LUT查找表114的输入A1、A2、A3中。将LUT查找表114的输出O5分别连接到进位链计时通道1、进位链计时通道2、进位链计时通道3...进位链计时通道n。如此，即使程序升级，校准模块也能够基于已存储的LUT查找表的输入端各个引脚、输入信号及进位链计时通道的对应关系确定每个输入信号对应的进位链计时通道。

示例性的，如图7所示，信号S101通过走线112进入第一输入引脚106，在经由LUT查找表114选通，通过107、108分别进入进位链计时通道1和进位链计时通道2。

从图7中可以看出，在监测信号S101的上升沿触发时刻T101和下降沿触发时刻T102时，信号S101通过共同的路径112、106到114，因此这3个地方是没有延迟的。在114输出位置产生了分路，信号S101经走线108到进位链计时通道1，监测得到S101的实际上升沿触发时刻T1，信号101经走线107到进位链计时通道2，监测得到S101的实际下降沿触发时刻T2，因此监测信号S101的实际上升沿触发时刻T1和实际下降沿触发时刻T2时在FPGA芯片中走的路径不同点就在107+进位链计时通道2，108+进位链计时通道1。因此可通过不同进位链计时通道的延迟时间校准T1-T2的误差。

然而，由于信号S100与S101为两个信号，LUT查找表无法同步输出两个信号，因此采用图7所示结构无法计算得到进位链计时通道3和进位链计时通道1间的延时时间，只能计算得到进位链计时通道1和进位链计时通道2之间的延时时间。

在一个可能的实施方式中，如图7所示，本实施例提供的校准系统中，第二输入引脚与进位链计时通道3的输入端连接。校准模块可以通过图7中的结构获取任两个进位链计时通道之间的延迟时间，在获取到任两个进位链计时通道的延迟时间后，S100信号可以通过以下路径对其理论发射时刻T100进行计时：S100经过第二输入引脚109、走线117进入进位链计时通道3，进位链计时通道3监测S100的跳变沿触发时刻，得到S100的实际发射时刻T3。

由于信号因走线长度不同造成的计时误差较小，因进位链计时通道不同造成的计时误差较大；因此本实施例可以仅基于进位链计时通道1和进位链计时通道3间的延迟时间对T1-T3进行补偿，从而一定程度上提高△T的准确性。

在一个可能的实施方式中，所述时钟发生器为混合模式时钟管理器(Mixed-ModeClock Manager，MMCM)。

在一个可能的实施方式中，所述时钟发生器为锁相环(Phase Locked Loop，PLL)。

在一个可能的实施方式中，所述校准模块具体用于：

针对任两个进位链计时通道，计算该两个进位链计时通道获得的同一周期性信号的跳变沿触发时刻的差值，得到该两个进位链计时通道在多个跳变沿触发时刻的时间差；

基于该两个进位链计时通道的多个跳变沿触发时刻的时间差，得到该两个进位链计时通道间的延迟时间。

在本实施例中，针对任两个进位链计时通道，校准模块可以计算该两个进位链计时通道的多个跳变沿触发时刻的时间差的均值，并将均值作为该两个进位链计时通道间的延迟时间。

在一个可能的实施方式中，所述校准模块具体用于：

针对任两个进位链计时通道，从该两个进位链计时通道的多个跳变沿触发时刻的时间差中去除最大值和最小值，并基于去除最大值和最小值后的该两个进位链计时通道的跳变沿触发时刻的时间差，得到该两个进位链计时通道间的延迟时间。

在本实施例中，计算延迟时间时，校准模块可以在去除最大值和最小值后，将剩余的跳变沿触发时刻的时间差进行排序，取排序后的序列的中间值作为该两个进位链计时通道的延迟时间，也可以在去除最大值和最小值后，计算剩余的跳变沿触发时刻的时间差的均值，得到该两个进位链计时通道的延迟时间。

具体的，假设进位链计时通道1输出的信号S101的上升沿触发时刻T1＝46824ps，进位链计时通道2输出的信号S101的下降沿触发时刻T2＝45139ps，进位链计时通道3输出的信号S100的上升沿触发时刻T3＝47214ps。100us采集一次，采集100万次，将会得到100万个T2-T1、T3-T1，即△T(2-1)n＝T2n-T1n，△T(3-1)n＝T3n-T1n；在100万个△T(2-1)n中，去掉最大值、最小值后，将得到的数据进行数值唯一性排序，选取序列的中间值。例如△T(2-1)n中去掉最大值，最小值后排序得到的中间值为-1653。将此值存储起来，即进位链计时通道2比进位链计时通道1快1653ps。在计算△Tx时，将初始的△Tx加上1653ps，得到校准后的△Tx。

同理，在100万个△T(3-1)n中，去掉最大值、最小值后，将得到的数据进行数值唯一性排序，选取序列的中间值。例如△T(3-1)n中去掉最大值，最小值后中间值为561，将此值存储起来，即进位链计时通道3比进位链计时通道1慢561ps。在计算△T时，将初始的△T减去561ps，得到校准后的△T，至此通道间的延迟将被消除。

本发明实施例提供了一种雷达，其包括如上任一种可能的实施方式所述的用于对TDC计时通道进行延迟校准的校准系统。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (10)

1.一种用于对TDC计时通道进行延迟校准的校准系统，其特征在于，包括：时钟发生器、TDC计时模块和校准模块，所述TDC计时模块包括多条进位链计时通道；

所述时钟发生器与多条进位链计时通道连接；

所述时钟发生器用于产生周期性信号，并将所述周期性信号发送至各个进位链计时通道；

各个进位链计时通道分别用于对所述周期性信号进行跳变沿监测，并将监测得到的跳变沿触发时刻发送至校准模块；

所述校准模块用于分别对两两进位链计时通道获得的同一周期性信号的跳变沿触发时刻作差，得到两两进位链计时通道间的延迟时间；所述延迟时间用于在计算任两个进位链计时通道输出的时间的时间差时，对该两个进位链计时通道输出的时间差进行校准。

2.根据权利要求1所述的用于对TDC计时通道进行延迟校准的校准系统，其特征在于，所述校准系统包括测试焊盘、第一输入引脚和第二输入引脚；

所述测试焊盘与所述时钟发生器连接，且通过第一连接线与所述第一输入引脚连接，通过第二连接线与所述第二输入引脚连接；

所述第一输入引脚与至少一个进位链计时通道连接，所述第二输入引脚与至少一个进位链计时通道连接；且所述第一输入引脚连接的进位链计时通道与所述第二输入引脚连接的进位链计时通道不重合；

所述第一连接线与所述第二连接线的长度相等。

3.根据权利要求2所述的用于对TDC计时通道进行延迟校准的校准系统，其特征在于，所述校准系统还包括第一电阻和第二电阻；

所述第一电阻串联在所述第一连接线上，所述第二电阻串联在所述第二连接线上。

4.根据权利要求2所述的用于对TDC计时通道进行延迟校准的校准系统，其特征在于，所述时钟发生器与所述测试焊盘间通过同轴线束连接。

5.根据权利要求1所述的用于对TDC计时通道进行延迟校准的校准系统，其特征在于，所述校准系统还包括第一输入引脚和LUT查找表；

所述LUT查找表输入端的第一引脚与所述时钟发生器的输出端连接，所述LUT查找表输入端的第二引脚与所述第一输入引脚连接；所述LUT查找表的输出端分别与各个进位链计时通道连接；所述第一引脚为所述LUT查找表输入端的任一引脚，所述第二引脚为所述LUT查找表输入端除所述第一引脚外的任一引脚；

所述校准模块用于在计算从所述第一输入引脚输入的输入信号在两个跳变沿触发时刻的时间差时，基于LUT查找表确定所述输入信号对应的两个进位链计时通道，并采用所述输入信号对应的两个进位链计时通道间的延迟时间，对所述输入信号在两个跳变沿触发时刻的时间差进行校准。

6.根据权利要求5所述的用于对TDC计时通道进行延迟校准的校准系统，其特征在于，所述时钟发生器为混合模式时钟管理器。

7.根据权利要求5所述的用于对TDC计时通道进行延迟校准的校准系统，其特征在于，所述时钟发生器为锁相环。

8.根据权利要求1至7任一项所述的用于对TDC计时通道进行延迟校准的校准系统，其特征在于，所述校准模块具体用于：

针对任两个进位链计时通道，计算该两个进位链计时通道获得的同一周期性信号的跳变沿触发时刻的差值，得到该两个进位链计时通道在多个跳变沿触发时刻的时间差；

基于该两个进位链计时通道的多个跳变沿触发时刻的时间差，得到该两个进位链计时通道间的延迟时间。

9.根据权利要求8所述的用于对TDC计时通道进行延迟校准的校准系统，其特征在于，所述校准模块具体用于：

针对任两个进位链计时通道，从该两个进位链计时通道的多个跳变沿触发时刻的时间差中去除最大值和最小值，并基于去除最大值和最小值后的该两个进位链计时通道的跳变沿触发时刻的时间差，得到该两个进位链计时通道间的延迟时间。

10.一种雷达，其特征在于，包括如权利要求1至9任一项所述的用于对TDC计时通道进行延迟校准的校准系统。

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