CN116097234A - 数字前端处理器之间的通信信道同步 - Google Patents

Abstract

提出了一种包括发射信道和/或接收信道的数字前端处理器。数字前端处理器可以是多天线无线通信系统或任何其他系统的一部分，包括数据输出同步的多个数据通道。数字前端处理器包括数据缓冲器，用于与第一选通信号同步地接收输入数据，并基于输入数据生成输出数据。数字前端处理器用于基于应用于输入数据的数据延迟来同步多个数字前端处理器的发射信道或接收信道的输出数据。

Description

数字前端处理器之间的通信信道同步

相关申请

本申请要求于2020年7月22日提交的题为“SSI接口的多芯片同步”的美国临时专利申请第63/054981号的权益和优先权，该申请通过引用全部并入本文。

技术领域

本公开一般涉及数字前端处理器。特别地，本公开涉及数字前端处理器(例如，在收发器设备中)之间的通信信道的同步。

背景技术

数据处理系统越来越多地使用多个通信路径来发送和/或接收数据。一些数据处理系统可能要求通信路径上的输出数据处于定时同步。

例如，无线通信系统越来越多地使用多个射频(RF)传输路径来通过多个天线进行发送和接收，以实现分集益处，例如增加的信号吞吐量、可靠性和/或质量。多天线基站对于无线电基站和无线电设备天线之间的发射或接收信号路径可以具有不同的信号路径延迟。在这种情况下，不同的信号路径延迟可能在满足无线电发射机分支之间的定时对准要求方面带来挑战。

附图说明

为了提供对本公开及其特征和优点的更完整的理解，结合附图参考以下描述，其中相同的参考数字表示相同的部分，其中：

图1是根据本公开的一些实施例的多天线无线通信系统的说明性框图；

图2是根据本公开的一些实施例的数字前端处理器的接收机部分的说明性框图；

图3示出了根据本公开的一些实施例的数字前端处理器的接收机部分处的信号图；

图4是根据本公开的一些实施例的数字前端处理器的发射机部分的说明性框图；

图5示出了根据本公开的一些实施例的数字前端处理器的发射机部分处的信号图；

图6示出了根据本公开的一些实施例的方法的流程图；

图7提供了示出根据本公开的一些实施例的示例数据处理系统的框图，该示例性数据处理系统可以被配置为实现或控制操作收发器的至少部分。

具体实施方式

概述

本公开的系统、方法和设备各自具有几个创新方面，其中没有一个单独负责本文公开的所有期望属性。本文描述的主题的一个或多个实现的细节在下文和附图中阐述。

本公开提供了一种用于在数据处理系统中(例如，在多天线无线通信系统中)在数字前端处理器的多个信号路径上对齐信号数据块的发送和/或接收的解决方案。参考图1，数据处理系统可以包括基带处理器150和数字前端处理器140。本公开的数据处理系统通常包括多个数字前端处理器140，例如，每个信号路径一个数字前端。

数据处理系统的非限制性示例是用于处理去往和/或来自任何种类的一个或多个传感器的传感器数据的传感器系统。数据处理系统的另一个非限制性示例是用于处理去往和/或来自任何类型的一个或多个致动器的数据的致动器系统。数字处理系统的另一非限制性示例是用于发送和/或接收数据信号的多天线无线通信系统。

在图1的示例中，数据处理系统可以是示例性多天线无线通信系统100的一部分。图1中的虚线框示出了添加到基带处理器150和数字前端处理器140以形成多天线无线通信系统100的部件。多天线无线通信系统100可以包括天线部分110、RF单元120、模拟基带滤波器部分130、数字前端处理器140和基带处理器150，其中天线部分110包括一个或多个发射机(Tx)天线112和一个或更多个接收机(Rx)天线114。

天线部分110可以包括一个或多个功率放大器(未示出)，用于在传输之前放大模拟信号，以及一个或多个衰减器(未示出)，用于降低接收信号的功率。

RF单元120可以包括一个或多个混频器(未示出)，用于将接收/发送的信号与本地振荡器信号混合。

模拟基带滤波器部分130可以包括一个或多个低通滤波器或发射机基带滤波器(未示出)，以例如去除奈奎斯特图像。

数字前端处理器140通常(例如)以先进先出(FIFO)缓冲器的形式提供缓冲器功能。此外，数字前端处理器140通常提供信号同步功能。在一些实施例中，数字前端处理器140可以被实现为单芯片设计。将参考图2和图4更详细地讨论数字前端处理器140的示例。

RF单元120、模拟基带滤波器部分130和数字前端处理器140可以形成收发器设备160。在一些实施例中，收发器设备160可以实现为单芯片设计。基带处理器150可以实现为基带集成电路(BBIC)。基带处理器150可以包括数字信号处理器(DSP)。在一些实施例中，基带处理器150可以被实现为专用集成电路(ASIC)。在一些实施例中，基带处理器150可以被实现为现场可编程门阵列(FPGA)。

在一些实施例中，数字前端处理器140可以提供在不同信号路径上发送的用户数据的提前定时对准，从而可以同步地处理所有用户数据块，例如，使信号能够在指定的时隙(例如，在下一个无线帧边界)到达其对应的天线。

数字前端处理器140可以是包括多个发射和接收信道的收发器设备160的一部分。这些信道可以与基带处理器150通信以发送和接收数据。收发器设备160内的数据传输优选地是同步的，并且优选地确保每次多天线无线通信系统100通电时恒定的确定性等待时间。此外，多天线无线通讯系统100可以包括多个收发器设备160，其可能需要同步以获得恒定的确定性等待时间。

在一些实施例中，本公开使用同步FIFO和选通信号输入来实现同步，例如，同步串行接口(SSI)同步，用于发送和接收数据传输。全局触发脉冲和选通信号输入可用于确定不同数字前端处理器140处的FIFO操作的开始时间。因此，可以实现从一次通电到下一次的确定延迟以及固定延迟。

在一些实施例中，从数字前端处理器140到基带处理器150，可以使用全局触发脉冲(例如，多芯片信号(MCS))来启动FIFO读取操作。该全局触发脉冲可以内部延迟触发延迟以匹配例如基带处理器MCS检测延迟。由此获得的延迟触发信号(例如，延迟MCS)和得到的延迟输出数据可以允许减小FIFO大小。

在一些实施例中，从基带处理器150到数字前端处理器140，可以使用内部触发脉冲(例如，内部MCS脉冲)来启动FIFO读取操作。该MCS脉冲可以内部延迟触发延迟，以匹配基带处理器150的选通脉冲延迟。由此获得的延迟触发信号(例如，延迟的MCS)和得到的延迟输出数据可以允许FIFO大小变短。

如本领域技术人员将理解的，本公开的各方面可以以各种方式(例如，作为方法、系统、计算机程序产品或计算机可读存储介质)体现。因此，本公开的各方面可以采取完全硬件实施例、完全软件实施例(包括固件、驻留软件、微代码等)或结合软件和硬件方面的实施例的形式，这些实施例在本文中通常被称为“电路”、“模块”或“系统”。本公开中描述的功能可以被实现为由一个或多个计算机的一个或更多个硬件处理单元(例如，一个或一个以上微处理器)执行的算法。在各种实施例中，这里描述的每个方法的不同步骤和步骤的一部分可以由不同的处理单元执行。此外，本公开的各方面可以采取体现在一个或多个计算机可读介质中的计算机程序产品的形式，优选地是非暂时性的，其上体现(例如存储)有计算机可读程序代码。

以下详细描述呈现了特定特定实施例的各种描述。然而，本文描述的创新可以以多种不同的方式体现，例如，如权利要求和/或选择的示例所定义和覆盖的。在以下描述中，参考附图，其中相似的参考数字可以表示相同或功能相似的元件。应当理解，附图中所示的元件不一定按比例绘制。此外，应当理解，某些实施例可以包括比附图中所示的更多的元件和/或附图中所图示的元件的子集。此外，一些实施例可以结合来自两个或更多附图的特征的任何适当组合。

以下公开描述了用于实现本公开的特征和功能的各种说明性实施例和示例。尽管以下结合各种示例性实施例描述了特定的组件、布置和/或特征，但这些仅仅是用于简化本公开的示例，并不旨在限制。当然，将认识到，在任何实际实施例的开发中，必须做出许多特定于实现的决策，以实现开发者的特定目标，包括遵守系统、业务和/或法律约束，这些约束可能因实现而异。此外，将认识到，虽然这种开发工作可能是复杂和耗时的，但对于受益于本公开的本领域普通技术人员来说，这将是一项常规工作。

在本公开中，如果使用的话，术语“基本上”、“近似地”、“大约地”等可用于通常指在目标值的+/-20％内，例如，基于本文所述或本领域已知的特定值的上下文，在目标值+/-10％内。为了本公开的目的，短语“A和/或B”或符号“A/B”是指(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”或符号“A/B/C”是指(A)、(B)、(C)、(A和B)，(A和C)，(B和C)或(A、B、C)。

本公开的其他特征和优点将从以下描述和权利要求中显而易见。

MCS信号

在一些实施例中，可以使用单个参考设备时钟将诸如MCS的全局信号输入到包括基带处理器150的收发器设备160，以同步每个收发器设备的内部时钟生成。MCS可以用于例如同步收发器设备160中的锁相环(PLL)电路。除了同步每个收发器设备160中的PLL(如果使用)之外，如果接口时钟(例如SSI时钟)不与内部时钟锁相，则优选地同步数据接口。本公开提出使用选通信号来响应于诸如MCS信号的全局信号来同步数据接口。

数字前端处理器的Rx部分示例

数字前端处理器140可以使用例如基于可配置互补金属氧化物半导体(CMOS)或基于低电压差分信令(LVDS)的SSI来支持高数据速率和低数据速率接口。在图2中，根据本公开的一些实施例，示出了示例性的基于LVDS的数字前端处理器200。数字前端处理器200可以是图1所示的数字前端处理器140的示例。更具体地，图2示出了根据本公开的一些实施例的可用于Rx LVDS SSI同步的数字前端处理器200的示例。数字前端处理器200可以是诸如多天线无线通信系统100的多天线无线通讯系统的一部分。

数字前端处理器200可以从时钟和MCS信号发生器102(图2中描绘的“CLK和MCS”)接收设备时钟信号(图2中描述的“设备CLK”)和MCS信号(图2描绘的“MCS”)。

数字前端处理器200可以包括Rx数据路径210，其表示具有例如源自图1的模拟基带滤波器部分130的输入Rx数据信号(在图2中描绘为“数据”)的数据路径。

数字前端处理器200还可以包括同步单元220。根据本公开的一些实施例，同步单元220可以包括用于基于MCS输入信号和选通信号来确定FIFO读取操作的开始时间的逻辑电路。Rx LVDS SSI(RxLSSI)222可以从Rx数据路径210接收数据。RxLSSI还可以接收时钟信号(在图2中描绘为“CLK”)，该时钟信号通常基于设备CLK信号。RxLSSI 222可以使用CLK信号来生成选通信号(在图2中描绘为“选通”)，并与选通信号同步地输出数据。选通信号可以被输出到FIFO缓冲器224和逻辑电路，例如AND逻辑226。数据可以被输出到FIFO缓冲器224。

FIFO缓冲器224的输出可以被延迟，从而产生Rx Strobe信号(在图2中描绘为“RxStrobe”)，即Strobe信号的延迟版本。FIFO缓冲器224的输出还可以包括输出数据(在图2中描绘为“RxData”)。输出数据可以与收发器设备的其他数字前端处理器中的输出数据同步。输出数据可以与RxStrobe信号同步。这里，RxData的内容通常与Data相同。RxStrobe可以被延迟，使得对于多天线无线通信系统的多个(可能是所有)数字前端处理器200，FIFO读取操作的开始时间变得基本相同。

FIFO读取操作的开始时间以及RxStrobe信号的开始时间可以由诸如AND逻辑226的逻辑电路确定。AND逻辑226可以从RxLSSI 222接收Strobe信号和触发信号，例如MCS信号(图2中所示的“MCS2”)。MCS2可以基于MCS信号并且可以由LVDS部分230生成。MCS2可以触发Strobe信号的开始。Strobe信号的开始可以被存储在MCS延迟存储器244中的MCS延迟值延迟。更一般地，诸如MCS延迟值的触发延迟值可以存储在诸如MCS延迟存储器244的触发信号延迟存储器中。触发的Strobe信号的开始时间(包括可选的MCS延迟)可以与一个或多个其他Rx数据路径的触发的Strobe信号进行比较。该比较可导致确定要应用于Strobe信号的数据延迟。所得到的RxStrobe信号对于多天线无线通信系统中所有涉及的数字前端处理器200的FIFO缓冲器224可以是相同的。

因此，数据延迟可以确定RxData信号的开始。数据延迟可以用器件CLK表示，例如，表示器件CLK脉冲数的整数。可替换地，数据延迟可以根据源自LVDS部分230的时钟信号RxCLK来表示，例如源自LVDS部件230的LVDS时钟处理器232。RxCLK可以基于设备CLK信号。该延迟值被存储在数据延迟存储器240中。例如，多天线无线通信系统的不同数字前端处理器200可以包括其自己的数据延迟存储器240。或者，数据延迟存储器240可以在数字前端处理器之间共享。

将数据延迟应用于选通信号可以产生优化的选通信号，即RxStrobe，当被所有涉及的Rx数据路径210的数字前端处理器200的FIFO 224使用时，其在所有涉及的数字前端处理200中产生基本相同的FIFO 224读取操作的开始时间。

在一些实施例中，可以基于MCS延迟和FIFO延迟将数据延迟应用于FIFO缓冲器224。MCS延迟和FIFO延迟可以用类似于数据延迟的设备CLK或RxCLK来表示。例如，如上所述，可以为不同数字前端处理器200的多个FIFO缓冲器224确定表示数据延迟的数据延迟值。数据延迟值可以例如存储在数字前端处理器200的数据延迟存储器240中，或者存储在多个数字前端处理器的共享数据延迟存储器中。基于数据延迟值，AND逻辑226可以计算FIFO延迟，例如，通过计算FIFO延迟＝数据延迟–MCS延迟。这样获得的FIFO延迟可以存储在FIFO延迟存储器242中，因此可以仅计算一次。更一般地，指示缓冲延迟(例如FIFO延迟)的缓冲延迟值可以存储在缓冲延迟存储器(例如FIFO延时存储器242)中。然后可以通过将MCS延迟和FIFO延迟应用于Strobe信号来设置RxData的开始时间。

如上所述，Strobe信号的开始可以被来自MCS延迟存储器244的MCS延迟值延迟。将MCS延迟应用于MCS2可导致启动Strobe信号的延迟，从而延迟Data信号。MCS延迟因此可用于减少在FIFO缓冲器224处接收的数据信号的量，从而可能减少所需的FIFO缓冲器大小。

LVDS部分230可以包括LVDS时钟处理器232。LVDS时钟处理器232可以基于输入LVDS_MCS时钟信号输出MCS2信号。LVDS_MCS时钟信号通常基于CLK&MCS信号发生器102生成的MCS信号。MCS2信号可以被输入到延迟单元228(图2中描绘为“D”)，其中来自MCS延迟存储器244的MCS延迟值可以被应用到MCS2信号。LVDS时钟处理器232还可以基于输入LVDS_CLK信号输出RxCLK信号。LVDS_CLK时钟信号通常基于CLK&MCS信号发生器102生成的设备CLK信号。RxCLK信号可以被输出到AND逻辑226和BBIC 150。来自FIFO缓冲器224的RxStrobe和RxData信号可以由LVDS部分230转发到BBIC 150。LVDS部分230与同步单元220之间以及LVDS部分220与BBIC 150之间的接口可以是基于SSI的接口。

BBIC 150可以包括接收器152(在图2中描绘为“Rx”)。Rx 152可以从数字前端处理器200接收RxCLK、RxStrobe和RxData信号。BBIC 150还可以从CLK和MCS信号发生器102接收设备CLK和MC信号。

数字前端处理器Rx部分的示例信号图

在图3的信号图300中示出了数字前端处理器的Rx部分中涉及的信号的示例。信号图300包括MCS相关信号302、第一数字前端处理器(例如图2所示的数字前端处理器200)的Rx部分中的信号304以及第二数字前端处理器的Rx部中的信号306。第一和第二数字前端处理器通常是相同的多天线无线通信系统(例如图1的多天线无线电通信系统100)的部分。本公开不限于包括两个Rx部分的多天线无线通信系统。可以有任意数量的Rx部件和任意数量的数字前端处理器。

触发时钟信号中可能涉及各种MCS信号。例如，如图3所示，第一MCS信号MCS1可以通过设置启用SSI(在图3中描绘为“EnSSI”)信号来触发SSI接口的启动。EnSSI信号可以触发LVDS部分230以启动RxCLK信号。第二MCS信号MCS2表示由图2的LVDS时钟处理器232生成的MCS2信号。

在第一数字前端处理器200中(即，信号304)，可以从CLK和MCS信号发生器102接收设备CLK信号(在图3中描绘为“DevCLK”)。当接收到MCS2信号时，可以施加MCS延迟，在该示例中为两个RxCLK脉冲的延迟，之后可以启动Strobe信号。与Strobe信号同步，可以在FIFO缓冲器224中从RxLSSI 222接收数据，其中数据样本D0、D1和D2将在被输出之前被缓冲。

在第二数字前端处理器(即，信号306)中，可以从CLK和MCS信号发生器102接收DevCLK信号。当接收到MCS2信号时，可以施加MCS延迟，在该示例中为六个RxCLK脉冲的延迟，之后可以启动Strobe信号。与Strobe信号同步，数据可从另一FIFO缓冲器224中的另一RxLSSI 222接收，其中数据样本D0和D1将在输出之前被缓冲。注意，第二数字前端处理器中的数据和数据采样D0…D2可以不同于第一数字前端处理器的数据和采样D0..D2。

在图3的示例中，第二数字前端处理器的数据延迟最大。因此，要应用于所有Rx部分的数据延迟可以基于第二数字前端处理器中的数据延迟。要应用的数据延迟(在图3中描绘为“数据延迟”)可以存储在数据延迟存储器240中。每个数字前端处理器可以通过启用FIFO启动信号来实现数据延迟，该FIFO启动信号与RxStrobe信号(未示出)同步地触发RxData信号的启动。如图3所示，RxData信号可以在数字前端处理器之间同步。

数字前端处理器的Tx部分示例

在图4中，根据本公开的一些实施例，示出了另一示例性基于LVDS的数字前端处理器400。数字前端处理器400可以是图1所示的数字前端处理器140的示例。更具体地，图4示出了根据本公开的一些实施例的可用于Tx LVDS SSI同步的数字前端处理器400的示例。数字前端处理器400可以是诸如多天线无线通信系统100的多天线无线通讯系统的一部分。

BBIC，例如图1的BBIC 150，可以包括发射机154(在图4中描绘为“Tx”)。Tx 154可以向数字前端处理器400输出TxCLK、TxStrobe和TxData信号。BBIC 150还可以从时钟和MCS信号发生器102(图4中描绘的“CLK和MCS”)接收设备时钟信号(图4所示的“设备CLK”)和MCS信号(图4所示的MCS)。TxCLK信号可以基于设备CLK信号和/或基于从数字前端处理器400接收的参考时钟信号(图4中描绘为“TxRefCLK”)。TxRefCLK信号可以基于设备CLK信号。TxData信号包括BBIC 150与TxStrobe信号同步地输出的数据，其中TxStrobe可以与TxCLK信号同步。

数字前端处理器400可以从时钟和CLK&MCS信号发生器102接收设备CLK和MCS。数字前端处理器400可以包括Tx数据路径410，其表示具有例如到图1的模拟基带滤波器部分130的输出Tx数据信号(在图4中描绘为“数据”)的数据路径。

数字前端处理器400还可以包括同步单元420。根据本公开的一些实施例，同步单元420可以包括用于基于MCS输入信号和选通信号(在图4中描绘为“strobe”)来确定FIFO读取操作的开始时间的逻辑电路。Tx LVDS SSI(TxLSSI)422可以从FIFO缓冲器424接收数据并将数据输出到Tx数据路径410。可以在TxLSSI 422中与收发器设备的其他数字前端处理器中的数据同步地接收数据。

FIFO缓冲器424的输出可以被延迟。FIFO缓冲器424的输出可以包括与其他数字字体端处理器同步的输出数据(图4中的“数据”)。这里，输出数据的内容通常与TxData相同。选通信号strobe可以被延迟，使得对于多天线无线通信系统的多个(可能是所有)数字前端处理器400，FIFO读取操作的开始时间变得基本相同。

FIFO读取操作的开始时间可以由诸如AND逻辑426的逻辑电路确定。AND逻辑426可以例如经由LVDS部分430的LVDS信号处理器434从BBIC 150接收选通信号strobe。AND逻辑426可以进一步接收触发信号，例如MCS信号(在图4中描绘为“MCS2”)。MCS2可以基于MCS信号。MCS2可以在AND逻辑426处触发选通信号的开始。选通信号的开始可以在AND逻辑426处被存储在MCS延迟存储器444中的MCS延迟值延迟，或者更一般地被存储在触发信号延迟存储器(例如MCS延迟存储器442)中的诸如MCS延迟值的触发延迟值延迟。AND逻辑426中的触发选通信号的开始时间(包括可选MCS延迟)可以与一个或多个其他Tx数据路径的触发选信号进行比较。该比较可导致确定要应用于选通信号strobe的数据延迟。所得选通信号对于多天线无线通信系统中所有涉及的数字前端处理器400的FIFO缓冲器424可以是相同的。

因此，数据延迟可以确定数据信号data的开始。数据延迟可以用设备CLK表示，例如，表示设备CLK脉冲数的整数。可替换地，数据延迟可以根据源自BBIC 150的时钟信号TxCLK来表示。TxCLK可以基于设备CLK信号。延迟值被存储在数据延迟存储器440中。例如，多天线无线通信系统的不同数字前端处理器400可以包括其自己的数据延迟存储器440。或者，数据延迟存储器440可以在数字前端处理器之间共享。

在一些实施例中，可以基于MCS延迟和FIFO延迟将数据延迟应用于FIFO缓冲器424。MCS延迟和FIFO延迟可以用设备CLK或TxCLK来表示，类似于数据延迟。例如，如上所述，可以为不同数字前端处理器400的多个FIFO缓冲器424确定数据延迟值。数据延迟值可以例如存储在数字前端处理器200的数据延迟存储器440中，或者存储在多个数字前端处理器的共享数据延迟存储器中。基于数据延迟值，AND逻辑426可以计算FIFO延迟，例如，通过计算FIFO延迟＝数据延迟–MCS延迟。这样获得的FIFO延迟可以存储在FIFO延迟存储器442中，因此可以仅计算一次。更一般地，指示缓冲延迟(例如FIFO延迟)的缓冲延迟值可以存储在缓冲延迟存储器(例如FIFO延时存储器442)中。然后可以通过将MCS延迟和FIFO延迟应用于Strobe信号来设置从FIFO缓冲器424输出数据的开始时间。

如上所述，Strobe信号的开始可以在AND逻辑426中延迟来自MCS延迟存储器444的MCS延迟值。将MCS延迟应用于MCS2可导致在AND逻辑426中启动Strobe信号的延迟，从而延迟数据信号。MCS延迟因此可用于减少在FIFO缓冲器424处接收的TxData信号的量，从而可能减少所需的FIFO缓冲器大小。

MCS2信号可以被输入到延迟单元428(图4中的“D”)，其中来自MCS延迟存储器444的MCS延迟值可以被应用到MCS2信号。

LVDS部分430可以包括LVDS时钟处理器432。LVDS时钟处理器432可以基于输入LVDS_CLK时钟信号输出TxRefCLK信号。LVDS_CLK时钟信号通常基于CLK&MCS信号发生器102生成的MCS信号。来自BBIC 150的TxCLK、TxStrobe和TxData信号可由LVDS信号处理器434转发到FIFO缓冲器424，其中TxStrobe信号可作为描绘为“strobe”的选通信号转发。LVDS部分430与同步单元420之间以及LVDS部分420与BBIC 150之间的接口可以是基于SSI的接口。

数字前端处理器Tx部分的示例信号图

在图5的信号图500中示出了数字前端处理器的Tx部分中涉及的信号的示例。信号图500包括MCS相关信号502、第一数字前端处理器(例如图4所示的数字前端处理器400)的Tx部分中的信号504以及第二数字前端处理器的Tx部中的信号506。第一和第二数字前端处理器通常是相同的多天线无线通信系统(例如图1的多天线无线电通信系统100)的部分。本公开不限于包括两个Tx部分的多天线无线通信系统。可以有任意数量的Tx部件和任意数量的数字前端处理器。

触发时钟信号中可能涉及各种MCS信号。例如，如图5所示，第一MCS信号MCS1可以通过设置启用SSI(在图5中描绘为“EnSSI”)信号来触发SSI接口的启动。EnSSI信号可以触发BBIC 150启动TxCLK信号。第二MCS信号MCS2表示从图4中的MCS2接收的MCS2信号。

在第一数字前端处理器400中(即，信号504)，可以从CLK&MCS信号发生器102接收设备CLK信号(在图5中描绘为“DevCLK”)。当接收到MCS2信号时，可以施加MCS延迟，在该示例中为两个TxCLK脉冲的延迟，之后可以启动Strobe信号。与Strobe信号同步，可以在FIFO缓冲器424中从BBIC 150接收TxData，其中数据样本D0、D1和D2将在被输出之前被缓冲。

在第二数字前端处理器(即，信号506)中，可以从CLK&MCS信号发生器102接收DevCLK信号。当接收到MCS2信号时，可以施加MCS延迟，在该示例中为六个TxCLK脉冲的延迟，之后可以启动Strobe信号。与Strobe信号同步，TxData可以从同一BBIC 150或另一FIFO缓冲器424中的另一BBIC接收，其中数据样本D0和D1将在输出之前被缓冲。注意，第二数字前端处理器中的数据和数据采样D0…D2可以不同于第一数字前端处理器的数据和采样D0..D2。

在图5的示例中，第二数字前端处理器的数据延迟最大。因此，要应用于所有Tx部分的数据延迟可以基于第二数字前端处理器中的数据延迟。要应用的数据延迟(在图5中描绘为“数据延迟”)可以存储在数据延迟存储器440中。每个数字前端处理器可以通过启用FIFO启动信号来实现数据延迟，该FIFO启动信号与Strobe信号(未示出)同步地触发数据信号的启动。如图5所示，数据信号可以在数字前端处理器之间同步。

使用触发器数据的示例

在一些实施例中，同步数字前端处理器的输出数据的过程可以由输入数据中存在的触发数据触发到数字前端处理器内部缓冲器。例如，在图2中，从RxLSSI 222到FIFO 224的数据信号可以包括触发数据。例如，在图4中，从BBIC 150到FIFO 424的TxData信号可以包括触发数据。数字前端处理器可以被配置为检测触发数据，并在检测到触发数据之后开始同步输出数据，例如图2中的来自FIFO 224的RxData或图4中的来自FIFO224的data。

触发数据可以是输入数据中的任何可识别数据，例如，8位、16位、32位或64位字符，或者包括多个这样的字符的任何数据串。

在使用触发数据的情况下，图3和图5的信号图可以适于在输入数据中包括触发数据，例如，在图3中的数据信号中或在图5中的TxData信号中。触发数据可以以各种方式与诸如MCS2信号的触发信号一起使用，以在多个数字前端处理器之间同步输出数据。在一个示例中，仅在接收到触发数据之后，可以如图3和图5所示处理触发信号。在另一示例中，可以如图3和图5所示处理触发信号，但是可以进一步延迟输出数据以在接收到触发数据之后开始，同时保持数字前端处理器的输出数据同步。在另一示例中，触发数据和触发信号被接收的时刻可以触发同步过程的开始，例如，如图3和图5所示，从接收MCS2信号时开始。

用于在多天线无线通信系统中同步不同发射机或接收机数据路径的多个数据缓冲器的输出的示例方法

图6示出了根据本公开的一些实施例的用于在多天线无线通信系统中同步不同发射机或接收机数据路径的多个数据缓冲器的输出的方法的示例。在步骤602中，可以与选通信号(例如，图2中的strobe或图4中的strobe)同步地接收数据。在步骤604中，接收的数据可以被缓冲在数据缓冲器中，例如图2中的FIFO缓冲器224或图4中的FIFO缓冲器424。在步骤606中，可以在确定的延迟之后输出数据，其中延迟被确定为使得在多个数据缓冲器处基本上同时输出相应的数据。

在步骤608中，可以接收诸如图2和图4中的MCS2的触发信号。在步骤610中，可以基于针对数据缓冲器接收的触发信号和数据来确定延迟。在步骤612中，可以将延迟应用于触发信号以获得用于从数据缓冲器输出数据的所确定的延迟。在步骤614中，可以将表示延迟的延迟值存储在数据延迟存储器中。

数据处理系统示例

图7提供了示出根据本公开的一些实施例的示例数据处理系统800的框图，该系统800可以被配置为控制收发器前端的部分的操作，如本文所述。例如，数据处理系统800可以被配置为实现或控制如参考图1所述的收发器设备160的操作部分、如参考图2所述的数字前端处理器200的部分、或如参考图4所述的数字化前端处理器400的部分。

如图7所示，数据处理系统800可以包括通过系统总线806耦合到存储器元件804的至少一个处理器802，例如硬件处理器802。例如，同步单元220、420可以实现为处理器802，存储器240、440可以实现为一个或多个存储器元件804。这样，数据处理系统可以在存储器元件804内存储程序代码。此外，处理器802可以执行经由系统总线806从存储器元件804访问的程序代码。在一个方面，数据处理系统可以被实现为适合于存储和/或执行程序代码的计算机。然而，应当理解，数据处理系统800可以以包括能够执行本公开中描述的功能的处理器和存储器的任何系统的形式来实现。

在一些实施例中，处理器802可以执行软件或算法以执行本公开中所讨论的活动。处理器802可以包括提供可编程逻辑的硬件、软件或固件的任何组合，包括作为非限制性示例的微处理器、DSP、FPGA、可编程逻辑阵列(PLA)、ASIC或虚拟机处理器。处理器802可以通信地耦合到存储器元件804，例如以直接存储器存取(DMA)配置，使得处理器802可以从存储器元件804中读取或写入存储器元件804。

通常，存储器元件804可以包括任何合适的易失性或非易失性存储器技术，包括双倍数据速率(DDR)随机存取存储器(RAM)、同步RAM(SRAM)、动态RAM(DRAM)、闪存、只读存储器(ROM)、光介质、虚拟存储器区域、磁存储器或磁带存储器，或任何其他合适的技术。除非另有规定，否则本文讨论的任何存储器元件都应被解释为包含在广义术语“存储器”内。可以在任何数据库、寄存器、控制列表、高速缓存或存储结构中提供被测量、处理、跟踪或发送到或来自数据处理系统800的任何组件的信息，所有这些都可以在任何合适的时间段被引用。任何这样的存储选项都可以包含在本文所使用的广义术语“存储器”中。类似地，本文描述的任何潜在处理元件、模块和机器都应被理解为包含在广义术语“处理器”中。本图中所示的元件还可以包括用于在网络环境中接收、发送和/或以其他方式传送数据或信息的适当接口，使得它们可以与例如数据处理系统800通信。

在某些示例实现中，如本文所概述的操作收发器前端的机制可以通过编码在一个或多个有形介质中的逻辑来实现，所述逻辑可以包括非暂时性介质，例如ASIC中提供的嵌入式逻辑、DSP指令、由处理器或其他类似机器执行的软件(可能包括目标代码和源代码)等。在这些实例中的一些实例中，诸如图7中所示的存储器元件804之类的存储器元件可以存储用于本文所述操作的数据或信息。这包括存储器元件能够存储被执行以执行本文描述的活动的软件、逻辑、代码或处理器指令。处理器可以执行与数据或信息相关联的任何类型的指令，以实现本文详述的操作。在一个示例中，诸如图7中所示的处理器802之类的处理器可以将元素或物品(例如，数据)从一个状态或事物转换为另一状态或事物。在另一示例中，本文概述的活动可以用固定逻辑或可编程逻辑(例如，由处理器执行的软件/计算机指令)来实现，本文标识的元件可以是某种类型的可编程处理器、可编程数字逻辑(例如，FPGA、DSP、可擦除可编程只读存储器(EPROM)、电可擦除可程序只读存储器(EEPROM))或包括数字逻辑、软件、代码、电子指令或其任何适当组合的ASIC。

存储器元件804可以包括一个或多个物理存储器设备，例如本地存储器808和一个或更多个大容量存储设备810。本地存储器可以指在程序代码的实际执行期间通常使用的RAM或其他非持久性存储器设备。大容量存储设备可以实现为硬盘驱动器或其他持久数据存储设备。处理系统800还可以包括一个或多个高速缓冲存储器(未示出)，其提供至少一些程序代码的临时存储，以便减少在执行期间必须从大容量存储设备810检索程序代码的次数。

如图7所示，存储器元件804可以存储应用818。在各种实施例中，应用818可以存储在本地存储器808、一个或多个大容量存储设备810中，或者与本地存储器和大容量存储装置分开。应当理解，数据处理系统800可以进一步执行可以促进应用818的执行的操作系统(图7中未示出)。以可执行程序代码的形式实现的应用818可以由数据处理系统800执行，例如由处理器802执行。响应于执行应用，数据处理系统800可以被配置为执行本文描述的一个或多个操作或方法步骤。

可选地，被描绘为输入设备812和输出设备814的输入/输出(I/O)设备可以耦合到数据处理系统。输入设备的示例可以包括但不限于键盘、诸如鼠标之类的定点设备等。输出设备的示例可以包括但不限于监视器或显示器、扬声器等。在一些实施例中，输出设备814可以是任何类型的屏幕显示器，例如等离子显示器、液晶显示器(LCD)、有机发光二极管(OLED)显示器、电致发光(EL)显示器或任何其他指示器，例如表盘、气压计或LED。在一些实现中，系统可以包括用于输出设备814的驱动器(未示出)。输入和/或输出设备812、814可以直接或通过中间I/O控制器耦合到数据处理系统。

在一个实施例中，输入和输出设备可以被实现为组合的输入/输出设备(在图7中用围绕输入设备812和输出设备814的虚线示出)。这种组合设备的一个例子是触敏显示器，有时也称为“触摸屏显示器”或简称“触摸屏”。在这样的实施例中，可以通过触摸屏显示器上或触摸屏显示器附近的物理对象(例如用户的触笔或手指)的移动来提供对设备的输入。

可选地，网络适配器816还可以耦合到数据处理系统，以使其能够通过介入的专用或公共网络耦合到其他系统、计算机系统、远程网络设备和/或远程存储设备。网络适配器可以包括用于接收由所述系统、设备和/或网络发送到数据处理系统800的数据的数据接收器，以及用于从数据处理系统800向所述系统、设备和/或网络发送数据的数据发射机。调制解调器、电缆调制解调器和以太网卡是可以与数据处理系统800一起使用的不同类型的网络适配器的示例。

选择示例

以下段落提供了本文公开的实施例的各种示例。

示例1提供了一种数字前端处理器，例如,数字前端处理器140、200或400。数字前端处理器可以包括发射信道和接收信道中的一个或多个。数字前端处理器可以包括数据缓冲器，例如FIFO 224或FIFO 424，以接收输入数据，例如图2-3中的数据或图4-5中的TxData，对于与第一选通信号同步的发射信道和接收信道中的一个或多个，例如图2-5中的Strobe。数据缓冲器可以基于输入数据生成输出数据，例如图2-3中的RxData或图4-5中的Data。数字前端处理器可以基于施加到输入数据的数据延迟，将输出数据与另一数字前端处理器的另一数据缓冲器的另一输出数据同步。

示例2提供了根据示例1的数字前端处理器。数字前端处理器可以包括用于接收触发信号的第一输入，例如图3或图5中的MCS2。数字前端处理器可以包括数据延迟存储器，例如数据延迟存储器240或440，以存储表示数据延迟的数据延迟值。数字前端处理器可以将数据延迟值应用于触发信号以获得输出数据的定时。

示例3提供了根据示例1的数字前端处理器。数字前端处理器可以将触发延迟应用于所述触发信号以获得延迟的触发时间。数字前端处理器可以在延迟的触发时间同步地启动所述第一选通信号。数字前端处理器可以还基于所述延迟的触发时间来确定所述输出数据的定时。

示例4提供了根据示例3的数字前端处理器。数字前端处理器可以包括触发信号延迟存储器，例如MCS延迟存储器244或444，以存储表示触发延迟的触发延迟值。

示例5提供了根据示例3的数字前端处理器。数据缓冲器可以在延迟的触发时间之后与第一选通信号同步地开始缓冲输入数据。

示例6提供了根据示例3的数字前端处理器。数字前端处理器可以基于数据延迟和触发延迟来计算缓冲延迟。数字前端处理器可以将缓冲延迟添加到触发延迟以获得输出数据的定时。

示例7提供了根据示例6的数字前端处理器。数字前端处理器可以包括缓冲延迟存储器，例如FIFO延迟存储器242或442，以存储指示缓冲延迟的缓冲延迟值。

示例8提供了根据示例1的数字前端处理器。输入数据可以包括触发数据。数字前端处理器可以在接收到触发数据之后同步输出数据。

示例9提供了根据示例1的数字前端处理器。数字前端处理器可以生成第二选通信号，例如图2-3中的RxStrobe。数字前端处理器可以与第二选通信号同步地输出输出数据。

示例10提供了根据示例1的数字前端处理器。数字前端处理器可以包括逻辑电路，例如AND逻辑226或426，以确定输出数据的定时。数据缓冲器可以从逻辑电路接收输出数据的定时。

示例11提供了根据实施例1的数字前端处理器。数据缓冲器可以是FIFO数据缓冲器，例如FIFO 224或FIFO 424。

示例12提供了一种多天线无线通信系统，例如多天线无线通信系统100。多天线无线通信系统可以包括基带处理器，例如BBIC 150。多天线无线通信系统可以包括收发器设备，例如收发器设备160，以与基带处理器交换数据。多天线无线通信系统可以包括RF单元，例如RF单元120，以发送数据。收发器设备可以包括多个数字前端处理器。数字前端处理器的示例是数字前端处理器140、200和400。每个数字前端处理器可以包括数据缓冲器，例如FIFO 224或FIFO 424。数据缓冲器可以在发射机数据路径和接收机数据路径之一中缓冲数据。数字前端处理器可以在多个数字前端处理器之间同步来自数据缓冲器的输出数据。

示例13提供了根据示例12的多天线无线通信系统。收发器设备可以通过SSI通信地耦合到基带处理器。

示例14提供了根据示例12的多天线无线通信系统。数字前端处理器可以包括用于接收触发信号的输入，例如,图3或图5中的MCS2。数字前端处理器可以包括数据延迟存储器，例如数据延迟存储器240或440，用于存储表示数据延迟的数据延迟值。数字前端处理器可以输出缓冲器开始信号，例如图3或图5中的FIFO Start，基于施加到触发信号的数据延迟值，开始从多个数字前端处理器中的数据缓冲器输出数据。

示例15提供了根据示例14的多天线无线通信系统。数字前端处理器可以包括用于接收表示触发延迟的触发延迟值的输入。数字前端处理器可以将触发延迟应用于触发信号，以获得延迟的触发信号。

示例16提供了根据示例12的多天线无线通信系统。基带处理器可以被实现为集成电路，例如ASIC。

示例17提供了根据示例12的多天线无线通信系统。收发器设备可以被实现为集成电路，例如ASIC。

示例18提供了一种用于将数据缓冲器的输出数据，例如图2-3中的RxData或图4-5中的Data，例如数字前端处理器的FIFO 224或FIFO 424，例如数字前端处理器140、200或400，与另一数字前端处理器的另一数据缓冲器的其他输出数据同步的方法。该方法可以包括接收输入数据，例如图2-3中的Data或图4-5中的TxData，与选通信号同步，例如图2-5中的Strobe。该方法可以包括缓冲输入数据。该方法可以包括在延迟之后生成输出数据。输出数据可以基于输入数据。可以确定延迟，使得输出数据与其他输出数据同步。

示例19提供了根据示例18的方法。该方法可以包括接收触发信号，例如图3或图5中的MCS2。该方法可以包括从触发信号延迟存储器获得表示触发延迟的触发延迟值，例如MCS延迟存储器244或444。该方法可以包括将触发延迟应用于触发信号以确定延迟。

示例20提供了根据示例18的方法。输入数据可以包括触发数据。该方法可以包括在接收到触发数据之后将输出数据与其他输出数据同步。其他实施说明、变体和应用程序

应当理解，根据本文所述的任何特定实施例，不一定可以实现所有目的或优点。因此，例如，本领域技术人员将认识到，某些实施例可被配置为以实现或优化本文所教导的一个优点或一组优点的方式操作，而不必实现本文所教导或建议的其他目的或优点。

还必须注意，本文概述的所有规范、尺寸和关系(例如模块/系统的数量、逻辑操作等)仅用于示例和教学目的。在不脱离本公开的精神或所附权利要求的范围的情况下，可以显著地改变这种信息。本规范仅适用于一些非限制性示例，因此，应将其解释为此类示例。在前面的描述中，已经参考组件的特定布置描述了示例实施例。在不脱离所附权利要求的范围的情况下，可以对这些实施例进行各种修改和改变。因此，描述和附图应被视为说明性的而非限制性的。

注意，对于本文提供的众多示例，可以根据两个、三个、四个或更多个组件来描述交互。然而，这样做只是为了清楚和举例。应当理解，该系统可以以任何合适的方式被合并。沿着类似的设计备选方案，可以以各种可能的配置来组合附图中所示的任何组件、模块和元件，所有这些都清楚地在本公开的广泛范围内。

注意，在本说明书中，引用了包括在“一个实施例”、“示例性实施例”“实施例”，“另一实施例”、“一些实施例”、“各种实施例”、“其他实施例”、“替代实施例”等中的各种特征(例如，元件、结构、模块、组件、步骤、操作、特征等)，任何这样的特征被包括在本公开的一个或多个实施例中，但可以或不必在相同的实施例中组合。

本领域技术人员可以确定许多其他的改变、替换、变化、变更和修改，并且本公开意图包括落入所附权利要求范围内的所有这些改变、替代、变化、修改和修改。注意，上文描述的系统和方法的所有可选特征也可以相对于本文描述的方法或系统来实现，并且示例中的细节可以在一个或多个实施例中的任何地方使用。

Claims (20)

1.一种数字前端处理器，包括：

发射信道和接收信道中的一个或多个；和

数据缓冲器，用于与第一选通信号同步地接收所述发射信道和所述接收信道中的一个或多个的输入数据，并生成输出数据，其中所述输出数据基于所述输入数据，

其中所述数字前端处理器基于应用到所述输入数据的数据延迟，将所述输出数据与另一数字前端处理器的另一数据缓冲器的另一输出数据同步。

2.根据权利要求1所述的数字前端处理器，还包括：

第一输入，用于接收触发信号；和

数据延迟存储器，用于存储表示所述数据延迟的数据延迟值，

并且其中所述数字前端处理器将所述数据延迟值应用于所述触发信号以获得所述输出数据的定时。

3.根据权利要求1所述的数字前端处理器，其中所述数字前端处理器用于：

将触发延迟应用于所述触发信号以获得延迟的触发时间；

在延迟的触发时间同步地启动所述第一选通信号；和

还基于所述延迟的触发时间来确定所述输出数据的定时。

4.根据权利要求3所述的数字前端处理器，还包括触发信号延迟存储器，用于存储表示所述触发延迟的触发延迟值。

5.根据权利要求3所述的数字前端处理器，其中所述数据缓冲器在所述延迟触发时间之后与所述第一选通信号同步地开始缓冲所述输入数据。

6.根据权利要求3所述的数字前端处理器，其中所述数字前端处理器基于所述数据延迟和所述触发延迟来计算缓冲延迟，并且其中所述数据前端处理器将所述缓冲延迟添加到所述触发延迟以获得所述输出数据的定时。

7.根据权利要求6所述的数字前端处理器，还包括缓冲延迟存储器，用于存储指示所述缓冲延迟的缓冲延迟值。

8.根据权利要求1所述的数字前端处理器，其中所述输入数据包括触发数据，并且其中所述数字前端处理器在接收到所述触发数据之后同步所述输出数据。

9.根据权利要求1所述的数字前端处理器，其中所述数字前端处理器用于：

生成第二选通信号；和

与所述第二选通信号同步地输出所述输出数据。

10.根据权利要求1所述的数字前端处理器，还包括用于确定所述输出数据的定时的逻辑电路，并且其中所述数据缓冲器用于从所述逻辑电路接收所述输出信号的定时。

11.根据权利要求1所述的数字前端处理器，其中所述数据缓冲器是先进先出数据缓冲器。

12.一种多天线无线通信系统，包括：

基带处理器；

收发器设备，用于与所述基带处理器交换数据；和

射频单元，用于发送所述数据，

其中所述收发器设备包括多个数字前端处理器，

其中每个数字前端处理器包括数据缓冲器，

其中所述数据缓冲器用于缓冲发射机数据路径和接收机数据路径之一中的数据，

并且其中所述数字前端处理器用于在所述多个数字前端处理器之间同步来自所述数据缓冲器的输出数据。

13.根据权利要求12所述的多天线无线通信系统，其中所述收发器设备通过同步串行接口通信地耦合到所述基带处理器。

14.根据权利要求12所述的多天线无线通信系统，其中所述数字前端处理器包括：

用于接收触发信号的输入；和

数据延迟存储器，用于存储表示数据延迟的数据延迟值，

其中所述数字前端处理器基于应用到所述触发信号的数据延迟值输出缓冲器开始信号，以开始从所述多个数字前端处理器中的所述数据缓冲器输出所述数据。

15.根据权利要求14所述的多天线无线通信系统，其中所述数字前端处理器包括用于接收表示触发延迟的触发延迟值的输入，并且其中所述数字前端处理器将所述触发延迟应用于所述触发信号，以获得延迟的触发信号，并基于所述延迟的触发信号开始数据缓冲。

16.根据权利要求12所述的多天线无线通信系统，其中所述基带处理器被实现为集成电路。

17.根据权利要求12所述的多天线无线通信系统，其中所述收发器设备被实现为集成电路。

18.一种用于使数字前端处理器的数据缓冲器的输出数据与另一数字前端处理器另一数据缓冲器的其他输出数据同步的方法，该方法包括：

与选通信号同步地接收输入数据；

缓冲所述输入数据；和

在延迟之后生成输出数据，其中所述输出数据基于所述输入数据，并且其中确定延迟使得是输出数据与其他输出数据同步。

19.根据权利要求18所述的方法，还包括：

接收触发信号；

从触发信号延迟存储器获得表示触发延迟的触发延迟值；和

将所述触发延迟应用于所述触发信号以确定所述延迟。

20.根据权利要求18所述的方法，其中所述输入数据包括触发数据，所述方法还包括在接收到所述触发数据之后将所述输出数据与所述其他输出数据同步。

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