CN116073831B - 一种具有轨到轨共模输入范围的高精度电流采样电路 - Google Patents

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Abstract

本发明属于模拟电路技术领域，具体的说是涉及一种具有轨到轨共模输入范围的高精度电流采样电路。本发明的目的是为了解决传统电流采样电路精度不够高，共模输入电压范围不足以覆盖用户需求变化以及不易修正各种不理想因素引起的电流检测失调的问题。本发明基于电阻采样电流的高采样精度的优势，使用了一种基于运算放大器的具有对称结构的电阻采样结构，该结构包含两个通过逻辑电平控制的运放：高压运放和低压运放，不仅能做到轨到轨的共模输入范围，同时还具有高精度和易于修调的优点。

Description

一种具有轨到轨共模输入范围的高精度电流采样电路
技术领域
本发明属于模拟电路技术领域，具体涉及一种具有轨到轨共模输入范围且易于修调的高精度电流采样电路，能够应用于宽范围电流信息检测，如多节电池充电监测、负载电流检测等场景。
背景技术
电子系统中的电流信息对于系统控制具有重要的意义，可用于过载保护、恒流控制、状态检测等，因此高精度电流采样电路是众多电子系统中的重要模块之一。以锂电池充电电路为例，为了更有效、安全地进行充电，通常采用恒流-恒压充电方式。基于恒流/恒压方式的锂电池充电芯片的充电过程一般分为四个阶段：涓流阶段、预充电阶段、恒流充电阶段、恒压充电阶段。其中前三个阶段都是以固定的电流对电池进行充电，因此需要电流采样电路实时完成充电电流大小的检测并将其转换成反馈信号给控制环路，从而去动态控制电池充电环路，实现恒定电流输出。
此外，在实际运用场景中，通常会出现多节锂电池串联充电的情况，输出端口电压通常会在1V～36V范围内变化。而已有电流采样方案均只能应用于低压或高压一侧使用。同时由于电路中存在很多不理想因素，比如电路中的运放存在失调电压、电流镜失配、片内电阻会随工艺漂移以及pin脚的引线寄生电阻等等，这些干扰会导致电流检测出现误差。因此，一个具有高精度、宽输入范围且易于修调的电流采样电路具有实际意义。
发明内容
本发明的目的是为了解决传统电流采样电路精度不够高，共模输入电压范围不足以覆盖用户需求变化以及不易修正各种不理想因素引起的电流检测失调的问题。本发明基于电阻采样电流的高采样精度的优势，使用了一种基于运算放大器的具有对称结构的电阻采样结构，该结构包含两个通过逻辑电平控制的运放：高压运放和低压运放，不仅能做到轨到轨的共模输入范围，同时还具有高精度和易于修调的优点。
本发明的技术方案是：一种具有轨到轨共模输入范围且易于修调的高精度电流采样电路，其电路包括高压运算放大器、低压运算放大器、采样电阻、采样开关、电流叠加电路。运算放大器通过利用其虚短虚断的特性将充电信息通过采样电阻之间的比值传递到电流叠加电路。采样开关通过逻辑控制和使能信号共同作用使得高压运放和低压运放的两股采样电流不会同时存在。电流叠加电路将倍增后的充电电流信息在输出电阻上被转换为电压信息反馈给控制环路，从而去控制系统状态。
所述高压运算放大器包括第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4、第一齐纳二极管Z1、第二齐纳二极管Z2、第一LDPMOS管M1、第二LDPMOS管M2、第三LDPMOS管M7，第一NMOS管M3、第二NMOS管M4、第三NMOS管M5、第四NMOS管M6、第一电阻R1、第二电阻R2、第一电容C1和第一电流源；其中，第一三极管Q1的发射极和第二三极管Q2发射极的发射极连接高压运算放大器的负输入端；第一三极管Q1的基极接第二三极管Q2的基极和集电极、第三三极管Q3的基极和集电极、第四三极管Q4的基极、以及第三LDPMOS管M7的源极，第一三极管Q1的集电极接第一LDPMOS管M1的源极和第一齐纳二极管Z1的阴极；第一LDPMOS管M1的栅极接第一齐纳二极管Z1的阳极、第三LDPMOS管M7的栅极和漏极、第二齐纳二极管Z2的阳极、第二LDPMOS管M2的栅极、以及第一电流源的一端，第一LDPMOS管M1的漏极接第一电阻R1的一端、第一NMOS管M3的栅极和第二NMOS管M4的栅极；第一电阻R1的另一端接第一NMOS管M3的漏极、第三NMOS管M5的栅极和第四NMOS管M6的栅极；第一NMOS管M3的源极接第三NMOS管M5的漏极，第二NMOS管M4的源极接第四NMOS管M6的漏极；第三NMOS管M5的源极、第四NMOS管M6的源极和第一电流源的另一端接地；第三三极管Q3的发射极和第四三极管Q4的发射极接高压运算放大器的正输入端，第四三极管Q4的集电极接第二LDPMOS管M2的源极和第二齐纳二极管Z2的阴极；第二LDPMOS管M2的漏极接第二NMOS管M4的漏极和第二电阻R2的一端，同时为高压运算放大器的输出端；第二电阻R2的另一端通过第一电容C1后接地；
所述低压运算放大器包括第五三极管Q5、第六三极管Q6、第五NMOS管M10、第六NMOS管M11、第七NMOS管M20、第一PMOS管M8、第二PMOS管M9、第三PMOS管M12、第四PMOS管M13、第五PMOS管M14、第六PMOS管M15、第七PMOS管M16、第八PMOS管M17、第九PMOS管M18、第十PMOS管M19、第三电阻R3、第四电阻R4、第五电阻R5、第六R6、第二电容C2和第二电流源；其中，第一PMOS管M8的栅极连接低压运算放大器的正输入端，第一PMOS管M8的源极接第二PMOS管M9的源极和第四PMOS管M13的漏极，第一PMOS管M8的漏极接第三电阻R3的一端和第五三极管Q5的发射极；第二PMOS管M9的栅极连接低压运算放大器的负输入端，第二PMOS管M9的漏极接第四电阻R4的一端和第六三极管Q6的发射极；第三电阻R3的另一端和第四电阻R4的另一端接地；第五三极管Q5的基极接第七NMOS管M20的源极和第六三极管Q6的基极，第五三极管Q5的集电极接第五NMOS管M10的源极；第六三极管Q6的集电极接第六NMOS管M11的源极；第五NMOS管M10的栅极和漏极互连，还接第七NMOS管M20的栅极、第六NMOS管M11的栅极和第五PMOS管M14的漏极；第七NMOS管M20的漏极通过第五电阻R5后接电源；第六NMOS管M11的漏极接第六PMOS管M15的漏极和第六电阻R6的一端，同时为低压运算放大器的输出端；第六电阻R6的另一端通过第二电容C2后接地；第六PMOS管M15的源极接第十PMOS管M19的漏极，第六PMOS管M15的栅极接第五PMOS管M14的栅极、第四PMOS管M13的栅极、第三PMOS管M12的栅极和漏极；第十PMOS管M19的源极接电源，其栅极接第七PMOS管M16的栅极和漏极、第八PMOS管M17的栅极、第九PMOS管M18的栅极；第七PMOS管M16的源极、第八PMOS管M17的源极、第九PMOS管M18的源极接电源；第九PMOS管M18的漏极接第五PMOS管M14的源极，第八PMOS管M17的漏极接第四PMOS管M13的源极，第七PMOS管M16的漏极接第三PMOS管M12的源极；第三PMOS管M12的漏极接第二电流源的一端，第二电流源的另一端接地；
具体所述采样电阻与采样开关包括第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十二电阻RSNS、第一开关SW1、第二开关SW2、第三开关SW3和第四开关SW4；其中，第十二电阻RSNS的一端接第八电阻R8的一端、第十电阻R10的一端和电池的阳极，第十二电阻RSNS的另一端接第七电阻R7的一端和第九电阻R9的一端；第七电阻R7的另一端接第一开关SW1的一端，第一开关SW1的另一端接低压运算放大器的负输入端；第八电阻R8的另一端接第二开关SW2的一端，第二开关SW2的另一端接低压运算放大器的正输入端；第九电阻R9的另一端接第三开关SW3的一端，第三开关SW3的另一端接高压运算放大器的负输入端；第十电阻R10的另一端接第四开关SW4的一端，第四开关SW4的另一端接高压运算放大器的正输入端；
所述电流叠加电路包括LDNMOS管M25、第四LDPMOS管M23、第五LDPMOS管M24、第十一PMOS管M21、第十二PMOS管M22、第十三PMOS管M26、第十一电阻R11、第十三电阻RI-V、第三电容C3、第四电容C4和第五电容C5；其中，LDNMOS管M25栅极接高压运算放大器的使能信号，其漏极接第九电阻R9的另一端，其源极接第四电容C4的一端和第十三PMOS管M26的源极；第十三PMOS管M26的栅极接高压运算放大器的输出端；第十一PMOS管M21的源极接电源，其栅极接低压运算放大器的输出端、第三电容C3的一端和第十二PMOS管M22的栅极，第十一PMOS管M21的漏极接第四LDPMOS管M23的源极；第三电容C3的另一端和第四电容C4的另一端接地；第四LDPMOS管M23的栅极接第五LDPMOS管M24的栅极和低压运算放大器的使能信号，第五LDPMOS管M24的源极接第十二PMOS管M22的漏极；第五LDPMOS管M24的漏极接第十三PMOS管M26的漏极、第十一电阻R11的一端和第十三电阻RI-V的一端；第十一电阻R11的另一端接第五电容C5的一端，并作为输出端输出采样电路的电压；第十三电阻RI-V的另一端和第五电容C5的另一端接地。
本发明的优点是：通过使用基于运算放大器的具有对称结构的电阻采样电流结构，在保证了电流采样电路较高精度的同时提供了轨到轨的共模输入范围，此外该电路易于修调，方便于解决各种不理想因素引起的电流检测失调的问题。
附图说明
图1本发明提出的一种具有轨到轨共模输入范围的高精度电流采样电路的等效电路图。
图2本发明提出的一种具有轨到轨共模输入范围的高精度电流采样电路中高压运算放大器的具体电路图。
图3本发明提出的一种具有轨到轨共模输入范围的高精度电流采样电路中低压运算放大器的具体电路图。
注：名字以M开头的器件为晶体管；名字以Q开头的器件为三极管；名字以R开头的器件为电阻；名字以C开头的器件为电容；名字以Z开头的器件为二极管。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的阐述。
本发明提出的一种具有轨到轨共模输入范围的高精度电流采样电路的等效电路图如图1所示。由5个部分组成，分别是高压运算放大器、低压运算放大器、采样电阻、采样开关、电流叠加电路。图1中，运算放大器AMPH和AMPL分别用于在输入共模范围较高和较低时采样充电电流IBATT。两个运放的共同作用可以用来提供(-1)到(40)V的轨到轨的共模输入范围，能够完全覆盖BATTpin脚的输出电压的范围。采样开关通过逻辑控制和使能信号共同作用使得高压运放和低压运放的两股采样电流不会同时存在。当逻辑控制信号EN_AMPH使能及SW1和SW2开关闭合时，AMPH环路工作。根据运放虚短虚断的特性可知：
IBATT×RSNS＝ISNSH×R9
从而得到：
可以得到传输函数为
同理，当逻辑控制信号EN_AMPL使能及SW3和SW4开关闭合时时，AMPL环路工作。
可以得到传输函数为
由此，充电电流信息在输出电阻RI-V上被转换为电压信息反馈给控制环路，从而去控制电池充电环路。
下面考虑高压运算放大器的输入共模范围，由图2可知：
(VIN,CM)min＝Vbias+VGS+VBE≈2.1V
(VIN,CM)max＝2Vov+VGS+VBE+40V≈42.1V
下面考虑低压运算放大器的输入共模范围，由图3可知：
(VIN,CM)min＝VR+Vthp≈-1.1V
(VIN,CM)max＝VDD-Vbias+VGSP≈3.1V
由此可知两个运放的共同作用可以用来提供(-1)到(40)V的轨到轨的共模输入范围，能够完全覆盖BATTpin脚的输出电压的范围。
本发明的的关键点在于该电流采样电路使用了具有对称结构的电阻采样电流结构,通过高压运算放大器和低压运算放大器两个运算放大器的合理分配实现了轨到轨的共模输入范围；同时使用电阻采样电流，提高了采样电流的精度；且该电路可通过引入修调电流，注入电阻R7～R10，实现误差修调，实现易于修调，便于解决各种不理想因素引起的电流检测失调的问题。

Claims (1)

1.一种具有轨到轨共模输入范围的高精度电流采样电路，其特征在于，包括高压运算放大器、低压运算放大器、采样电阻、采样开关和电流叠加电路；
所述高压运算放大器包括第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4、第一齐纳二极管Z1、第二齐纳二极管Z2、第一LDPMOS管M1、第二LDPMOS管M2、第三LDPMOS管M7，第一NMOS管M3、第二NMOS管M4、第三NMOS管M5、第四NMOS管M6、第一电阻R1、第二电阻R2、第一电容C1和第一电流源；其中，第一三极管Q1的发射极和第二三极管Q2发射极的发射极连接高压运算放大器的负输入端；第一三极管Q1的基极接第二三极管Q2的基极和集电极、第三三极管Q3的基极和集电极、第四三极管Q4的基极、以及第三LDPMOS管M7的源极，第一三极管Q1的集电极接第一LDPMOS管M1的源极和第一齐纳二极管Z1的阴极；第一LDPMOS管M1的栅极接第一齐纳二极管Z1的阳极、第三LDPMOS管M7的栅极和漏极、第二齐纳二极管Z2的阳极、第二LDPMOS管M2的栅极、以及第一电流源的一端，第一LDPMOS管M1的漏极接第一电阻R1的一端、第一NMOS管M3的栅极和第二NMOS管M4的栅极；第一电阻R1的另一端接第一NMOS管M3的漏极、第三NMOS管M5的栅极和第四NMOS管M6的栅极；第一NMOS管M3的源极接第三NMOS管M5的漏极，第二NMOS管M4的源极接第四NMOS管M6的漏极；第三NMOS管M5的源极、第四NMOS管M6的源极和第一电流源的另一端接地；第三三极管Q3的发射极和第四三极管Q4的发射极接高压运算放大器的正输入端，第四三极管Q4的集电极接第二LDPMOS管M2的源极和第二齐纳二极管Z2的阴极；第二LDPMOS管M2的漏极接第二NMOS管M4的漏极和第二电阻R2的一端，同时为高压运算放大器的输出端；第二电阻R2的另一端通过第一电容C1后接地；
所述低压运算放大器包括第五三极管Q5、第六三极管Q6、第五NMOS管M10、第六NMOS管M11、第七NMOS管M20、第一PMOS管M8、第二PMOS管M9、第三PMOS管M12、第四PMOS管M13、第五PMOS管M14、第六PMOS管M15、第七PMOS管M16、第八PMOS管M17、第九PMOS管M18、第十PMOS管M19、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第二电容C2和第二电流源；其中，第一PMOS管M8的栅极连接低压运算放大器的正输入端，第一PMOS管M8的源极接第二PMOS管M9的源极和第四PMOS管M13的漏极，第一PMOS管M8的漏极接第三电阻R3的一端和第五三极管Q5的发射极；第二PMOS管M9的栅极连接低压运算放大器的负输入端，第二PMOS管M9的漏极接第四电阻R4的一端和第六三极管Q6的发射极；第三电阻R3的另一端和第四电阻R4的另一端接地；第五三极管Q5的基极接第七NMOS管M20的源极和第六三极管Q6的基极，第五三极管Q5的集电极接第五NMOS管M10的源极；第六三极管Q6的集电极接第六NMOS管M11的源极；第五NMOS管M10的栅极和漏极互连，还接第七NMOS管M20的栅极、第六NMOS管M11的栅极和第五PMOS管M14的漏极；第七NMOS管M20的漏极通过第五电阻R5后接电源；第六NMOS管M11的漏极接第六PMOS管M15的漏极和第六电阻R6的一端，同时为低压运算放大器的输出端；第六电阻R6的另一端通过第二电容C2后接地；第六PMOS管M15的源极接第十PMOS管M19的漏极，第六PMOS管M15的栅极接第五PMOS管M14的栅极、第四PMOS管M13的栅极、第三PMOS管M12的栅极和漏极；第十PMOS管M19的源极接电源，其栅极接第七PMOS管M16的栅极和漏极、第八PMOS管M17的栅极、第九PMOS管M18的栅极；第七PMOS管M16的源极、第八PMOS管M17的源极、第九PMOS管M18的源极接电源；第九PMOS管M18的漏极接第五PMOS管M14的源极，第八PMOS管M17的漏极接第四PMOS管M13的源极，第七PMOS管M16的漏极接第三PMOS管M12的源极；第三PMOS管M12的漏极接第二电流源的一端，第二电流源的另一端接地；
所述采样电阻与采样开关包括第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十二电阻RSNS、第一开关SW1、第二开关SW2、第三开关SW3和第四开关SW4；其中，第十二电阻RSNS的一端接第八电阻R8的一端、第十电阻R10的一端和电池的阳极，第十二电阻RSNS的另一端接第七电阻R7的一端和第九电阻R9的一端；第七电阻R7的另一端接第一开关SW1的一端，第一开关SW1的另一端接低压运算放大器的负输入端；第八电阻R8的另一端接第二开关SW2的一端，第二开关SW2的另一端接低压运算放大器的正输入端；第九电阻R9的另一端接第三开关SW3的一端，第三开关SW3的另一端接高压运算放大器的负输入端；第十电阻R10的另一端接第四开关SW4的一端，第四开关SW4的另一端接高压运算放大器的正输入端；
所述电流叠加电路包括LDNMOS管M25、第四LDPMOS管M23、第五LDPMOS管M24、第十一PMOS管M21、第十二PMOS管M22、第十三PMOS管M26、第十一电阻R11、第十三电阻RI-V、第三电容C3、第四电容C4和第五电容C5；其中，LDNMOS管M25栅极接高压运算放大器的使能信号，其漏极接第九电阻R9的另一端，其源极接第四电容C4的一端和第十三PMOS管M26的源极；第十三PMOS管M26的栅极接高压运算放大器的输出端；第十一PMOS管M21的源极接电源，其栅极接低压运算放大器的输出端、第三电容C3的一端和第十二PMOS管M22的栅极，第十一PMOS管M21的漏极接第四LDPMOS管M23的源极；第三电容C3的另一端和第四电容C4的另一端接地；第四LDPMOS管M23的栅极接第五LDPMOS管M24的栅极和低压运算放大器的使能信号，第五LDPMOS管M24的源极接第十二PMOS管M22的漏极；第五LDPMOS管M24的漏极接第十三PMOS管M26的漏极、第十一电阻R11的一端和第十三电阻RI-V的一端；第十一电阻R11的另一端接第五电容C5的一端，并作为输出端输出采样电路的电压；第十三电阻RI-V的另一端和第五电容C5的另一端接地。
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