CN116032305B

CN116032305B - 一种人工耳蜗植入芯片时钟与数据接收电路

Info

Publication number: CN116032305B
Application number: CN202310318902.9A
Authority: CN
Inventors: 秦志辉; 谷洪波
Original assignee: Hunan University
Current assignee: Hunan University
Priority date: 2023-03-29
Filing date: 2023-03-29
Publication date: 2023-06-23
Anticipated expiration: 2043-03-29
Also published as: CN116032305A

Abstract

本发明公开了人工耳蜗植入芯片时钟与数据接收电路。包括至少一个调制器、一个衰减器组成的电路，用于将输入载波信号调制转移至设定的参考基准电压或者共模电压上，衰减器对输入载波进行衰减，至少一个阈值鉴别器、一个脉冲滤波器，经过阈值鉴别器将模拟信号转化为数字信号，最后经过脉冲滤波器，滤除掉过窄的脉冲毛刺；时钟链路上的阈值鉴别器与数据链路上的阈值鉴别器结构不同。本发明优点在于输入载波信号首先进行衰减，然后被调制到一个参考基准电压上，接着通过特殊结构的阈值鉴别器，通过阈值比较和滤波将模拟信号转换为数字信号，输入载波电压经过衰减后电压幅度较小，并且通过衰减电容进行了隔直，大大提高了人工耳蜗植入体的安全性。

Description

一种人工耳蜗植入芯片时钟与数据接收电路

技术领域

本发明属于电子电路技术领域，具体涉及一种人工耳蜗植入芯片时钟与数据接收电路。

背景技术

人工耳蜗由体内的植入装置和体外的言语处理器组成。它们之间的能量和信息传递通过耦合的无线线圈间的载波来完成，植入装置内的芯片必须通过接收和解析体外言语处理器发射的RF载波，根据设定的协议来完成握手通信。

如果时钟或者数据在接收过程中出现错误或者丢失，将造成信息的丢失，即漏码或者误码。如何降低误码率，成为近几年来热度持续上升的脑机接口的前沿技术课题之一。

如公开号为US5741314A、名称为一种用于皮下组织刺激设备的数据链路和协议的美国专利，公开了一种传统的时钟与数据接收电路，参见其附图10A及附图10B，其电路中的RFIN为载波输入，RFCK是经过恢复处理后的时钟，DCK是恢复后的数据。这种传统结构在产生RFCK的信号链路上直接采用反向器，其功耗非常大。并且RFIN直接连接至比较器输入端，抗干扰能力差，环境适应能力弱，恢复出的时钟和数据质量低。又如公开号为CN103973276A的中国专利一种解调阈值自校准方法与电路，载波信号直接输入至两个比较器的输入端，由于载波信号是调幅的正弦信号包络，这种传统结构的时钟和数据恢复能力同样较差，并且抗干扰能力弱，一旦谐振参数稍微发生变化，如头发变厚，磁吸松动等，容易出现数据丢失，造成误码。

因此，针对上述现有技术存在的问题，本申请提出了一种全新的人工耳蜗植入芯片时钟与数据接收电路结构，功耗非常低，稳定可靠，经过上万次各种复杂的环境条件下的测试和临床实验，误码率非常低，可以忽略不计，是高保真人工耳蜗的关键技术之一。

发明内容

本发明的目的在于提供一种人工耳蜗植入芯片时钟与数据接收电路，降低误码率的问题。

为了达到上述目的，本发明所采用的技术方案是：一种人工耳蜗植入芯片时钟与数据接收电路，所述电路包括：至少一个调制器、一个衰减器组成的电路，用于将输入载波信号调制转移至设定的参考基准电压或者共模电压上，衰减器对输入载波进行衰减，使衰减后的信号幅度在阈值鉴别器的输入范围内。

至少一个阈值鉴别器、一个脉冲滤波器，经过阈值鉴别器将模拟信号转化为数字信号，最后经过脉冲滤波器，滤除掉过窄的脉冲毛刺；

时钟链路上的阈值鉴别器与数据链路上的阈值鉴别器结构不同，时钟链路上的阈值鉴别器对正弦变化的载波输入信号响应速度快，数据链路上的阈值鉴别器对直流变化的电平不响应，鉴别阈值的大小由衰减系数、基准电压和阈值鉴别器共同决定。

在一种可行的实现方式中，所述电路包括第一调制器、第一衰减器、第二调制器、第二衰减器、第一阈值鉴别器、第二阈值鉴别器、第一脉冲滤波器和第二脉冲滤波器，第一调制器将输入载波信号调制转移至设定的参考基准电压或者共模电压上，第一衰减器对输入载波进行衰减，然后经过第一阈值鉴别器将模拟信号转化为数字信号，最后经过脉冲滤波器，滤除掉过窄的脉冲毛刺，第一衰减器具有带通滤波特性，可对载波输入信号RFIN在通带频率内进行滤波；第二调制器、第二衰减器将载波输入RFIN调制到第二基准电压电平上，并且对其进行衰减，输出连接至第二阈值鉴别器，第二阈值鉴别器与第一阈值鉴别器结构不同。

在一种可行的实现方式中，所述第一调制器、第一衰减器，包括电阻R1、R2与电容C1-C3组成，电容C1一端接地，另一端接第一基准电压（记为VREF1）；电容C2与电容C3串联，电容C2另一端接RFIN，电容C3另一端接地；电阻R1与R2串联，电阻R1另一端接VREF1，电阻R2另一端接OUT1;串联电容C2与C3的公共端与串联电阻R1与R2的公共端相连。

在一种可行的实现方式中，所述第二调制器、第二衰减器，包括电阻R3、R4与电容C4-C6组成，电容C4一端接地，一端为第二基准电压（记为VREF2）；电容C5与电容C6串联，电容C5另一端接RFIN，电容C6另一端接地；电阻R3与R4串联，电阻R3另一端接VREF2，电阻R4另一端接OUT2;串联电容C5与C6的公共端与串联电阻R3与R4的公共端相连。

在一种可行的实现方式中，所述第一阈值鉴别器包括NMOS管N1-N6、PMOS管P1-P3、电阻R5-R7与电容C7-C11组成，N1管与N2管为电流镜结构，N1管漏极接输入电流I1，栅极与自身漏极短接，源极接地；N2管栅极接N1管栅极，漏极接P1管漏极，源极接地；N3管与N4管为差分输入对管，N3管栅极接OUT1，漏极接P2管漏极，源极接N4管源极；N4管栅极接第三基准电压（记为VREF3），漏极接电源VDD，源极接N3管源极；N5管为差分对提供偏置电流，栅极通过电阻R6与N1管栅极相连，漏极接N3管源极，源极接地；N6管栅极通过电阻R7与N1管栅极相连，漏极接输出OUT3，源极接地；P1管栅极与其自身漏极短接，漏极接N2管漏极，源极接VDD；P2管栅极通过电阻R5与P1管栅极相连，漏极接N3管漏极，源极接VDD；P3管栅极与接P2管漏极，漏极接输出OUT3，源极接VDD；电容C7一端接P1管栅极，另一端接VDD；电容C8与C9串联，其公共端接OUT1，电容C8另一端接P2管栅极，电容C9另一端接N5管栅极；电容C10一端接N1管栅极，另一端接地；电容C11一端接P3管栅极，另一端接N6管栅极。

在一种可行的实现方式中，所述第二阈值鉴别器包括NMOS管N7-N12、PMOS管P4-P6、电阻R8、R9与电容C12-C15组成，N7管与N8管为差分输入对管，N7管栅极接OUT2，漏极接P5管漏极，源极接N8管源极；N8管栅极接第四基准电压（记为VREF4），漏极接VDD，源极接N7管源极；N9管与N10管为电流镜结构，N9管栅极接自身漏极，漏极接输入电流I2，源极接地；N10管栅极接N9管栅极，漏极接P4管漏极，源极接地；N11管为差分对提供偏置电流，其栅极接N9管栅极，漏极接N7管与N8管源极，源极接地；N12管栅极通过电阻R9与N9管栅极相连，漏极接输出OUT4，源极接地；P4管与P5管为电流镜结构，P4管栅极接自身漏极，漏极接N10管漏极，源极接VDD；P5管栅极接P4管栅极，漏极接N7管漏极，源极接VDD；P6管栅极通过电阻R8与P4管栅极相连，漏极接输出OUT4，源极接VDD；电容C12一端接P4管栅极，另一端接VDD；电容C13一端接N9管栅极，另一端接地；电容C14与C15串联，其公共端接N7管漏极，电容C14另一端接P6管栅极，电容C15另一端接N12管栅极。

在一种可行的实现方式中，所述第一阈值鉴别器的阈值

表达式如下：

，其中，K1为第一衰减系数；所述第二阈值鉴别器的阈值/>

表达式如下：

，其中，K2为第二衰减系数，K1和K2的值取0.2-0.3左右。

本发明的有益效果：本发明通过对时钟与数据接收电路进行设计，输入载波信号首先进行衰减，然后被调制到一个参考基准电压上，接着通过特殊结构的阈值鉴别器，通过阈值比较和滤波将模拟信号转换为数字信号，输入载波电压幅度很大，经过衰减后电压幅度较小，并且通过衰减电容进行了隔直，大大提高了人工耳蜗植入体的安全性。

附图说明

为了更清楚地说明本发明实施方式或现有技术中的技术方案以及本发明的有益效果，下面将对实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的结构。

图1为本发明的电路系统结构图。

图2为本发明的第一调制器、第一衰减器电路。

图3为本发明的第二调制器、第二衰减器电路。

图4为本发明的第一阈值鉴别器电路。

图5为本发明的第二阈值鉴别器电路。

图6为本发明ESD结构。

图7为本发明仿真图。

图8为本发明芯片流片后测试波形图。

具体实施方式

参见图1-图8，在本申请的实施例中提供了一种人工耳蜗植入芯片时钟与数据接收电路，该电路结构如附图1所示，包括第一调制器、第一衰减器、第二调制器、第二衰减器、第一阈值鉴别器、第二阈值鉴别器、第一脉冲滤波器和第二脉冲滤波器，组成时钟信号链路以及数据信号链路，针对时钟和数据部分设计不同结构的第一阈值鉴别器、第二阈值鉴别器，时针链路上第一调制器将输入载波信号调制转移至设定的第一参考基准电压，第一衰减器对输入载波进行衰减，第一衰减器具有带通滤波特性，可对载波输入信号RFIN在通带频率内进行滤波，第一阈值鉴别器设置第三基准电压，第一阈值鉴别器输入为第一衰减器输出和第三基准电压且两路输入不对称，数据链路上第二调制器将输入载波信号调制转移至设定的第二参考基准电压，第二衰减器对输入载波进行衰减，第二阈值鉴别器设置第四基准电压，第二阈值鉴别器输入为第二衰减器输出和第四基准电压且两路输入不对称，输入载波信号通过衰减，电容分压耦合至参考基准电压上，然后衰减后的信号经过阈值鉴别器，将模拟信号转化为数字信号，最后通过脉冲滤波器，滤除掉过窄的脉冲毛刺。

本实施例的RFIN设置ESD保护电路，如附图6所示的ESD结构，其中D1和D2都为ESD二极管，D1和D2背靠背串联连接。

本实施例的第一调制器、第一衰减器如附图2所示，由电阻R1、R2与电容C1-C3组成，电容C1一端接地，另一端接第一基准电压（记为VREF1），电容C2与电容C3串联，电容C2另一端接RFIN，电容C3另一端接地；电阻R1与R2串联，电阻R1另一端接VREF1，电阻R2另一端接OUT1;串联电容C2与C3的公共端与串联电阻R1与R2的公共端相连。

通过上述结构，将载波输入RFIN调制到第一基准电压电平上，由于RFIN的电压幅度非常大，对其进行衰减，衰减为原来K1倍，第一衰减系数K1为：

；

第一衰减器输出OUT1，连接至第一阈值鉴别器。

第二调制器、第二衰减器如附图3所示，与第一调制器、第一衰减器结构一致，但是参数不一样。由电阻R3、R4与电容C4-C6组成；电容C4一端接地，一端为第二基准电压（记为VREF2）；电容C5与电容C6串联，电容C5另一端接RFIN，电容C6另一端接地；电阻R3与R4串联，电阻R3另一端接VREF2，电阻R4另一端接OUT2;串联电容C5与C6的公共端与串联电阻R3与R4的公共端相连。

通过上述结构同样将载波输入RFIN调制到第二基准电压电平上，并且对其进行衰减，第二衰减系数K2为：

；

第二衰减器输出为OUT2，连接至第二阈值鉴别器。

K1和K2是一个电容比值，通常K1和K2的值取0.2-0.3左右，K1和K2可以相同，也可以不同，其中C2-C6电容的大小由输入载波频率和调谐阻抗匹配决定，不同的应用条件下，C2-C6电容的取值不同，因此第二调制器、第二衰减器与第一调制器、第一衰减器结构一致，但是参数不一样。

第一阈值鉴别器结构如附图4所示，由NMOS管N1-N6、PMOS管P1-P3、电阻R5-R7与电容C7-C11组成。N1管与N2管为电流镜结构，N1管漏极接输入电流I1，栅极与自身漏极短接，源极接地；N2管栅极接N1管栅极，漏极接P1管漏极，源极接地；N3管与N4管为差分输入对管，N3管栅极接OUT1，漏极接P2管漏极，源极接N4管源极；N4管栅极接VREF3，漏极接电源VDD，源极接N3管源极；N5管为差分对提供偏置电流，栅极通过电阻R6与N1管栅极相连，漏极接N3管源极，源极接地；N6管栅极通过电阻R7与N1管栅极相连，漏极接输出OUT3，源极接地；P1管栅极与其自身漏极短接，漏极接N2管漏极，源极接VDD；P2管栅极通过电阻R5与P1管栅极相连，漏极接N3管漏极，源极接VDD；P3管栅极与接P2管漏极，漏极接输出OUT3，源极接VDD；电容C7一端接P1管栅极，另一端接VDD；电容C8与C9串联，其公共端接OUT1，电容C8另一端接P2管栅极，电容C9另一端接N5管栅极；电容C10一端接N1管栅极，另一端接地；电容C11一端接P3管栅极，另一端接N6管栅极。

第一阈值鉴别器的结构中：

1）输入为OUT1和第三基准电压且两路输入不对称，可减小功耗提高响应速度；

2）C8、C9和C11用于提高高频响应；

3）R5和C7，R6、R7和C10分别组成一个低通滤波器，可消除输入OUT1对偏置电流的影响。

第一阈值鉴别器输出OUT3经过第一脉冲滤器，即得到时钟RFCK。

所述第一阈值鉴别器的阈值

表达式为：

；

第二阈值鉴别器如附图5所示，与第一阈值鉴别器结构不同，由NMOS管N7-N12、PMOS管P4-P6、电阻R8、R9与电容C12-C15组成。N7管与N8管为差分输入对管，N7管栅极接OUT2，漏极接P5管漏极，源极接N8管源极；N8管栅极接第四基准电压（记为VREF4），漏极接VDD，源极接N7管源极；N9管与N10管为电流镜结构，N9管栅极接自身漏极，漏极接输入电流I2，源极接地；N10管栅极接N9管栅极，漏极接P4管漏极，源极接地；N11管为差分对提供偏置电流，其栅极接N9管栅极，漏极接N7管与N8管源极，源极接地；N12管栅极通过电阻R9与N9管栅极相连，漏极接输出OUT4，源极接地；P4管与P5管为电流镜结构，P4管栅极接自身漏极，漏极接N10管漏极，源极接VDD；P5管栅极接P4管栅极，漏极接N7管漏极，源极接VDD；P6管栅极通过电阻R8与P4管栅极相连，漏极接输出OUT4，源极接VDD；电容C12一端接P4管栅极，另一端接VDD；电容C13一端接N9管栅极，另一端接地；电容C14与C15串联，其公共端接N7管漏极，电容C14另一端接P6管栅极，电容C15另一端接N12管栅极：

第二阈值鉴别器的结构中：

1）对低频信号不响应，输入为OUT2和第四基准电压且两路输入不对称，可减小功耗提高响应速度；

2）C14和C15分别组成一个高通滤波器；

3）R8和C12，R9和C13分别组成一个低通滤波器，可消除对偏置电流的影响。

第二阈值鉴别器输出OUT4经过第二脉冲滤器，即得到数据DCK。

所述第二阈值鉴别器的阈值

表达式为：

；

仿真图如附图7所示。从上至下波形分别为载波输入RFIN，载波频率为5MHz，时钟RFCK，数据DCK，第一衰减器输出OUT1，第三基准电压VREF3，第二衰减器输出OUT2，第四基准电压VREF4。仿真图可以看到RFCK比DCK脉冲多的多，并且RFCK比DCK提前产生脉冲，在DCK没有脉冲后RFCK仍然有脉冲。

为了能够得到比较好的接收效果，通常将时钟RFCK的阈值设为

，数据DCK的阈值设为/>

，根据上述结构设计参数：K1=0.221，K2=0.221，VREF1=0.245*VDD，VREF3=0.3*VDD，VREF2=0.565*VDD，VREF4=0.72*VDD,根据/>

表达式即可得到时钟RFCK的阈值/>

，数据DCK的阈值

。

芯片流片后测试波形如附图8所示。从上至下波形分别为载波输入RFIN，载波频率为5MHz，数据DCK，时钟RFCK。调整耳背机发射功率，使VDD=7V,从图中可以看出，当RFIN电压幅值大于0.25*VDD或者小于-0.25*VDD时，总会解析出来RFCK脉冲;当RFIN电压幅值大于0.7*VDD或者小于-0.7*VDD时，总会解析出来DCK脉冲。并且RFCK脉冲个数永远比DCK个数至少多2个。

本发明的电路具有以下优点：

1、时钟和数据接收两部分信号链路，输入载波信号通过衰减，电容分压耦合至参考基准电压上，然后衰减后的信号经过阈值鉴别器，最后通过脉冲滤波器，滤除特别窄的毛刺脉冲，提高信号质量。

2、根据输入载波的特点，针对时钟和数据部分设计不同结构的阈值鉴别器。时钟RFCK的阈值鉴别器对正弦变化的载波输入信号响应速度非常快，同时对正弦信号中的干扰毛刺响应不敏感，可以有效的滤除毛刺，增强抗干扰能力。数据DCK的阈值鉴别器要求载波信号幅度较大，并且具有带通滤波功能，对直流变化的电平不响应。由于数据接收恢复阈值通常较大（如0.7*VDD），所以载波输入信号幅度较大时，才会输出数据DCK，提高了可靠性。

3、时钟和数据接收的阈值由衰减系数、基准电压和阈值鉴别器的共同决定。

4、输入载波为幅度很大的正负正弦波，由于负电压的存在，传统的ESD保护电路不适用，对此采用了一种如附图6所示的ESD结构，保证了在正常工作的时候ESD二极管不会导通，不会影响到接收电路正常工作，而又能起到静电保护作用。

本发明实施例在各种使用环境下，经过批量量产严格测试，误码率小于0.1ppm。植入人体后，效果非常好，声音高度保真，具有很大的市场前景。

以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims

1.一种人工耳蜗植入芯片时钟与数据接收电路，其特征在于，所述电路包括：调制器、衰减器组成的电路，用于将输入载波信号调制转移至设定的参考基准电压或者共模电压上，衰减器对输入载波进行衰减，经过阈值鉴别器将模拟信号转化为数字信号，最后经过脉冲滤波器，滤除掉过窄的脉冲毛刺；时钟链路上的阈值鉴别器与数据链路上的阈值鉴别器结构不同，时钟链路上的阈值鉴别器对正弦变化的载波输入信号响应速度快，数据链路上的阈值鉴别器对直流变化的电平不响应，鉴别阈值的大小由衰减系数、基准电压和阈值鉴别器共同决定；所述电路具体包括第一调制器、第一衰减器、第二调制器、第二衰减器、第一阈值鉴别器、第二阈值鉴别器、第一脉冲滤波器和第二脉冲滤波器，其中：

时针链路上第一调制器将输入载波信号调制转移至设定的第一参考基准电压，第一衰减器对输入载波进行衰减，第一衰减器具有带通滤波特性，第一阈值鉴别器设置第三基准电压，第一阈值鉴别器输入为第一衰减器输出和第三基准电压且两路输入不对称；

数据链路上第二调制器将输入载波信号调制转移至设定的第二参考基准电压，第二衰减器对输入载波进行衰减，第二阈值鉴别器设置第四基准电压，第二阈值鉴别器输入为第二衰减器输出和第四基准电压且两路输入不对称；

所述第一阈值鉴别器包括NMOS管N1-N6、PMOS管P1-P3、电阻R5-R7与电容C7-C11组成，N1管与N2管为电流镜结构，N1管漏极接输入电流I1，栅极与自身漏极短接，源极接地；N2管栅极接N1管栅极，漏极接P1管漏极，源极接地；N3管与N4管为差分输入对管，N3管栅极接OUT1，漏极接P2管漏极，源极接N4管源极；N4管栅极接第三基准电压VREF3，漏极接电源VDD，源极接N3管源极；N5管为差分对提供偏置电流，栅极通过电阻R6与N1管栅极相连，漏极接N3管源极，源极接地；N6管栅极通过电阻R7与N1管栅极相连，漏极接输出OUT3，源极接地；P1管栅极与其自身漏极短接，漏极接N2管漏极，源极接VDD；P2管栅极通过电阻R5与P1管栅极相连，漏极接N3管漏极，源极接VDD；P3管栅极与接P2管漏极，漏极接输出OUT3，源极接VDD；电容C7一端接P1管栅极，另一端接VDD；电容C8与C9串联，其公共端接OUT1，电容C8另一端接P2管栅极，电容C9另一端接N5管栅极；电容C10一端接N1管栅极，另一端接地；电容C11一端接P3管栅极，另一端接N6管栅极；

所述第二阈值鉴别器包括NMOS管N7-N12、PMOS管P4-P6、电阻R8、R9与电容C12-C15组成，N7管与N8管为差分输入对管，N7管栅极接OUT2，漏极接P5管漏极，源极接N8管源极；N8管栅极接第四基准电压记为VREF4，漏极接VDD，源极接N7管源极；N9管与N10管为电流镜结构，N9管栅极接自身漏极，漏极接输入电流I2，源极接地；N10管栅极接N9管栅极，漏极接P4管漏极，源极接地；N11管为差分对提供偏置电流，其栅极接N9管栅极，漏极接N7管与N8管源极，源极接地；N12管栅极通过电阻R9与N9管栅极相连，漏极接输出OUT4，源极接地；P4管与P5管为电流镜结构，P4管栅极接自身漏极，漏极接N10管漏极，源极接VDD；P5管栅极接P4管栅极，漏极接N7管漏极，源极接VDD；P6管栅极通过电阻R8与P4管栅极相连，漏极接输出OUT4，源极接VDD；电容C12一端接P4管栅极，另一端接VDD；电容C13一端接N9管栅极，另一端接地；电容C14与C15串联，其公共端接N7管漏极，电容C14另一端接P6管栅极，电容C15另一端接N12管栅极。

2.根据权利要求1所述的人工耳蜗植入芯片时钟与数据接收电路，其特征在于，所述输入载波设置ESD保护电路，包括两个背靠背串联连接的ESD二极管。

3.根据权利要求1所述的人工耳蜗植入芯片时钟与数据接收电路，其特征在于，所述第一调制器、第一衰减器包括电阻R1、R2与电容C1-C3组成，电容C1一端接地，另一端接第一基准电压VREF1；电容C2与电容C3串联，电容C2另一端接RFIN，电容C3另一端接地；电阻R1与R2串联，电阻R1另一端接VREF1，电阻R2另一端接OUT1;串联电容C2与C3的公共端与串联电阻R1与R2的公共端相连。

4.根据权利要求3所述的人工耳蜗植入芯片时钟与数据接收电路，其特征在于，所述第二调制器、第二衰减器，包括电阻R3、R4与电容C4-C6组成，电容C4一端接地，一端为第二基准电压VREF2；电容C5与电容C6串联，电容C5另一端接RFIN，电容C6另一端接地；电阻R3与R4串联，电阻R3另一端接VREF2，电阻R4另一端接OUT2;串联电容C5与C6的公共端与串联电阻R3与R4的公共端相连。

5.根据权利要求4所述的人工耳蜗植入芯片时钟与数据接收电路，其特征在于，所述第一阈值鉴别器的阈值

表达式如下：

，其中，K1为第一衰减系数；所述第二阈值鉴别器的阈值/>

表达式如下：

，其中，K2为第二衰减系数，K1和K2为电容比值，K1和K2的取值范围均为0.2-0.3。