CN116013795A - 半导体测试单元制造方法和位线接触结构电阻测试方法 - Google Patents

Abstract

本公开提供一种半导体测试单元制造方法以及位线接触结构电阻测试方法。半导体测试单元制造方法包括：在切割道区域制作多个有源区组，每个有源区组包括沿第一方向排列的多个第一有源区；对有源区组进行一次蚀刻，以形成多个测试有源区，每个测试有源区包括沿第一方向并列连接的两个第二有源区；在多个测试有源区上制作多个位线接触结构，每个位线接触结构连接一个第二有源区；在多个位线接触结构上形成延第三方向平行延伸的多条位线；在连接同一个测试有源区的相邻两条位线上分别制作第一测试点和第二测试点，第一测试点靠近一条位线的第一端，第二测试点靠近另一条位线的第二端。本公开实施例可以准确测试半导体电路中位线接触结构电阻。

Description

半导体测试单元制造方法和位线接触结构电阻测试方法

技术领域

本公开涉及集成电路制造技术领域，具体而言，涉及一种半导体测试单元制造方法、包含该半导体测试单元的半导体测试电路以及应用于该半导体测试电路的位线接触结构电阻测试方法。

背景技术

在DRAM(Dynamic Random Access Memory，动态随机存取存储器)的发展进程中，增大器件集成度的主要方法是减小存储单元阵列器件特征尺寸。目前位线(Bit Line，BL)及位线接触结构(Bit Line Contact，BLC)的尺寸已微缩到10nm的程度，是整个DRAM结构中特征尺寸最小的结构。BL位线及BLC位线接触结构的电阻会影响数据写入或从DRAM单元读取的速度，是衡量DRAM位线性能的一个重要参数，因此必须要建立线上自动检测机制，以确定位线接触结构的电阻(简称位线接触结构电阻)的健康程度。

因此，如何准确测量每个存储单元的位线接触结构电阻成为本领域的一个难题。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种半导体测试单元制造方法、半导体测试电路以及位线接触结构电阻测试方法，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的存储单元的位线接触结构电阻测试不准确的问题。

根据本公开的第一方面，提供一种半导体测试单元制造方法，包括：在切割道区域制作多个有源区组，每个所述有源区组包括沿第一方向排列连接的多个第一有源区，所述多个有源区组沿第二方向排列，所述第二方向垂直于所述第一方向；对所述有源区组进行一次蚀刻，以形成多个测试有源区，每个所述测试有源区包括沿所述第一方向并列连接的两个第二有源区，所述第二有源区为对所述第一有源区在所述第二方向延伸的一个边沿进行蚀刻形成；在所述多个测试有源区上制作多个位线接触结构，每个所述位线接触结构连接一个所述第二有源区；在所述多个位线接触结构上形成延第三方向平行延伸的多条位线，所述第三方向与所述第一方向具有第一夹角，每条所述位线具有第一端和第二端；在连接同一个所述测试有源区的相邻两条所述位线上分别制作第一测试点和第二测试点，所述第一测试点靠近一条所述位线的所述第一端，所述第二测试点靠近另一条所述位线的所述第二端。

在本公开的一种示例性实施例中，所述在所述多个测试有源区上制作多个位线接触结构包括：顺次在所述测试有源区上制作第一掩模层和第二掩模层，以形成多个目标区域，每个所述目标区域对应一个所述第二有源区的中部；在所述目标区域中制作与所述第二有源区对应的位线接触结构。

在本公开的一种示例性实施例中，所述第一掩模层包括呈阵列排布的多个第一矩形区域，所述第二掩模层包括呈阵列排布的多个第二矩形区域，所述第一矩形区域与所述第二矩形区域交错设置。

在本公开的一种示例性实施例中，所述第一矩形区域沿第三方向以第一间隙排列形成一行，多行所述第一矩形区域沿第四方向以第二间隙排列形成所述第一掩模层；所述第二矩形区域沿所述第三方向以第三间隙排列形成一行，多行所述第二矩形区域沿所述第四方向以第四间隙排列形成所述第二掩模层，所述目标区域为所述第一间隙和所述第四间隙的交集，或者，所述目标区域为所述第二间隙与所述第三间隙的交集。

在本公开的一种示例性实施例中，在所述第二方向上相邻的两个所述测试有源区在所述第一方向上具有第一位移。

在本公开的一种示例性实施例中，所述第一夹角小于90°。

在本公开的一种示例性实施例中，还包括：在所述位线的所述第一端形成连接所述第一测试点的第一接触垫，在所述位线的所述第二端形成连接所述第二测试点的第二接触垫。

在本公开的一种示例性实施例中，所述第一接触垫连接延第四方向排列的多个半导体测试单元的所述第一测试点，所述第二接触垫连接所述多个半导体测试单元的所述第二测试点。

在本公开的一种示例性实施例中，所述第一测试点的高度和所述第二测试点的高度相等，所述第一测试点的高度高于所述位线的高度，所述在所述位线的所述第一端形成连接所述第一测试点的第一接触垫，在所述位线的所述第二端形成连接所述第二测试点的第二接触垫包括：在所述位线上方形成第三掩模层，所述第三掩模层包括第一区域和第二区域，所述第一区域露出所述第一测试点和所述第二测试点；在所述第三掩模层的所述第一区域中沉积金属以形成所述第一接触垫和所述第二接触垫。

根据本公开的第二方面，提供一种半导体测试电路，设置于切割道区域，包括一或多个半导体测试单元，每个所述半导体测试单元包括：平行设置的一或多个测试有源区，每个所述测试有源区包括沿第一方向并列连接的两个第二有源区，一个所述第二有源区设置有第一位线接触结构，另一个所述第二有源区设置有第二位线接触结构；第一位线，沿第三方向延伸，连接所述一或多个测试有源区中的所述第一位线接触结构，所述第三方向与所述第一方向具有第一夹角；第二位线，沿所述第三方向延伸，连接所述一或多个测试有源区中的所述第二位线接触结构，所述第一位线具有第一端和第二端，所述第二位线具有第一端和第二端；第一测试点，靠近所述第一位线的第一端；第二测试点，靠近所述第二位线的第二端。

在本公开的一种示例性实施例中，所述第一夹角小于90°。

在本公开的一种示例性实施例中，在一个所述测试有源区中，所述第一位线接触结构位于一个所述第二有源区的中部，所述第二位线接触结构位于另一个所述第二有源区的中部。

在本公开的一种示例性实施例中，所述多个半导体测试单元沿第四方向排列，所述第四方向垂直于所述第一位线，所述半导体测试电路还包括：第一接触垫，连接所述一或多个半导体测试单元的所述第一测试点；第二接触垫，连接所述一或多个半导体测试单元的所述第二测试点。

根据本公开的第三方面，提供一种位线接触结构电阻测试方法，应用于如上任一项所述的半导体测试电路，包括：确定第一接触垫和第二接触垫之间连接的半导体测试单元的第一数量；确定每个所述半导体测试单元中第一测试点与第二测试点之间的第一位线和第二位线连接的测试有源区的第二数量以及所述测试有源区中每个第二有源区的电阻；获取所述第一接触垫和所述第二接触垫之间的实测电阻；通过以下公式确定位线接触结构电阻：

其中，R_BLC是所述位线接触结构电阻，n是所述第一数量，m是所述第二数量，R_t是所述实测电阻，R_AA是所述第二有源区的电阻。

本公开实施例通过对切割道区域的有源区阵列只进行一次蚀刻，使相邻两条位线分别连接的两个相邻的有源区直接相连，可以在测试相邻两条位线连接的存储单元的电阻时，避免独立有源区之间的空隙造成的电阻测试结果偏大，能够提高测量存储单元的位线接触结构的电阻的准确度。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本公开示例性实施例中半导体测试单元制造方法的流程图。

图2是本公开一个实施例中有源区组的示意图。

图3是本公开一个实施例中测试有源区的示意图。

图4是本公开一个实施例中位线接触结构的示意图。

图5是本公开一个实施例中确定用于制作位线接触结构的目标区域的示意图。

图6是本公开一个实施例中在目标区域中制作位线接触结构的示意图。

图7是本公开一个实施例中位线接触结构与位线的连接示意图。

图8是在第一方向和第二方向视角观察的多条位线BL与有源区AA的连接关系示意图。

图9A是本公开一个实施例中以第三方向和第四方向为基准展示的测试点示意图。

图9B是本公开一个实施例中以第一方向和第二方向为基准展示的测试点示意图。

图10是本公开一个实施例中半导体测试电路的示意图。

图11是本公开实施例中包含一个半导体测试单元的半导体测试电路的示意图。

图12是本公开实施例中包含多个半导体测试单元的半导体测试电路的示意图。

图13是本公开实施例提供的位线接触结构电阻测试方法的流程图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

下面结合附图对本公开示例实施方式进行详细说明。

图1是本公开示例性实施例中半导体测试单元制造方法的流程图。

参考图1，半导体测试单元制造方法100可以包括：

步骤S1，在切割道区域制作多个有源区组，每个有源区组包括沿第一方向连接的多个第一有源区，多个有源区组沿第二方向排列，第二方向垂直于第一方向；

步骤S2，对有源区组进行一次蚀刻，以形成多个测试有源区，每个测试有源区包括沿第一方向并列连接的两个第二有源区，第二有源区为对第一有源区在第二方向延伸的一个边沿进行蚀刻形成；

步骤S3，在多个测试有源区上制作多个位线接触结构，每个位线接触结构连接一个第二有源区；

步骤S4，在多个位线接触结构上形成延第三方向平行延伸的多条位线，第三方向与第一方向具有第一夹角，每条位线具有第一端和第二端；

步骤S5，在连接同一个测试有源区的相邻两条位线上分别制作第一测试点和第二测试点，第一测试点靠近一条位线的第一端，第二测试点靠近另一条位线的第二端。

在相关技术中，测试位线接触结构电阻的通常方法是测量相邻的两条位线之间的电阻，再根据两条位线之间并联的存储单元的数量确定每个存储单元的位线接触结构电阻。但是由于每个存储单元仅连接一条位线，相邻的两条位线分别连接不同的存储单元的晶体管，各晶体管之间的电阻会对位线接触结构电阻的测量准确性造成较大影响。本公开实施例通过使用图1所示方法制造如图2～图9所示的半导体测试单元，可以避免晶体管之间的电阻对位线接触结构电阻的测量的影响。

图2～图9分别是根据图1所示方法制造半导体测试单元的示意图。

图2是本公开一个实施例中有源区组的示意图。

参考图2，在步骤S1，在切割道区域制作多个有源区组1，每个有源区组1包括沿第一方向排列的多个第一有源区AA，多个有源区组1沿第二方向排列，第二方向垂直于第一方向。

图3是本公开一个实施例中测试有源区的示意图。

参考图3，步骤S2，对有源区组1进行一次蚀刻，以形成多个测试有源区2，每个测试有源区2包括沿第一方向并列设置的两个第二有源区21。

在本公开的一个实施例中，在第二方向上相邻的两个测试有源区2在第一方向上具有第一位移D。第二方向上相邻的多个第二有源区21均连接在一条位线上，第一位移D的设置可以增大相邻位线之间的间距以及在第二方向上相邻的第二有源区21之间的位线接触结构的距离，以防止在集成密度提高后，由于位线接触结构距离过近导致存储器故障。

图4是本公开一个实施例中位线接触结构的示意图。

参考图4，在步骤S3，在多个测试有源区2上制作多个位线接触结构22，每个位线接触结构22连接一个第二有源区21。位线接触结构22(BLC)的投影与第二有源区21中晶体管漏极的位置相对应。在图4所示实施例中，一个第二有源区21对应两个晶体管，第二有源区21的中部为两个晶体管共用的漏极区域，位线接触结构22位于第二有源区21的中部。在其他实施例中，当晶体管排布与图4所示不同时，位线接触结构22也可以位于第二有源区21的其他位置。

在一个实施例中，步骤S3可以包括：顺次在测试有源区2上制作第一掩模层和第二掩模层，以形成多个目标区域，每个目标区域对应一个第二有源区21的中部，然后，在目标区域中制作与第二有源区对应的位线接触结构22。

图5和图6是本公开一个实施例中制作位线接触结构的过程示意图。

图5是本公开一个实施例中确定用于制作位线接触结构的目标区域的示意图。

参考图5，为了更好地展示位线与有源区的连接关系，图5中将第二有源区21旋转第一角度(等于第三方向与第一方向之间的第一夹角α)展示。

在图5所示实施例中，第一掩模层包括呈阵列排布的多个第一矩形区域51，第二掩模层包括呈阵列排布的多个第二矩形区域52，第一矩形区域51与第二矩形区域52交错设置。

在一个实施例中，第一矩形区域51沿第三方向以第一间隙d1排列形成一行，多行第一矩形区域51沿第四方向以第二间隙d2排列形成第一掩模层；第二矩形区域52沿第三方向以第三间隙d3排列形成一行，多行第二矩形区域沿123第四方向以第四间隙d4排列形成第二掩模层，目标区域53为第一间隙d1和第四间隙d4的交集，或者，目标区域为第二间隙d2与第三间隙d3的交集。

在本公开的一个实施例中，第三方向与第一方向具有第一夹角α，第四方向垂直于第三方向。第一夹角例如可以为小于90°。

第一掩模层和第二掩模层的设置是为目标区域53进行定位，从而为后续在目标区域53内制作位线接触结构22提供定位辅助。虽然图5中经由第一掩模层和第二掩模层定位形成的目标区域53为矩形，但是在本公开的其他实施例中，也可以使用其他掩模形状定位不同形状的目标区域53，例如可以将目标区域53定位为圆形或平行四边形，或者使用其他方式确定用于制作位线接触结构22的目标区域53，本公开对此不作特殊限定。

图6是本公开一个实施例中在目标区域中制作位线接触结构的示意图。

在形成目标区域53后，可以在目标区域53内制作位线接触结构22，以形成如图6所示的位线接触结构22。

图7是本公开一个实施例中位线接触结构与位线的连接示意图。

参考图7，在步骤S4，在多个位线接触结构22上形成延第三方向平行延伸的多条位线BL，每条位线BL具有第一端和第二端，每条位线BL均连接延第三方向排布的多个位线接触结构22。

图8是在第一方向和第二方向视角观察的多条位线BL与第二有源区21的连接关系示意图。

接下来，可以在相邻的两条位线上设置测试点(Periphery contact)，以在相邻两条位线间实现多个第二有源区21的位线接触结构电阻的测量。

图9A是本公开一个实施例中以第三方向和第四方向为基准展示的测试点示意图。

图9B是本公开一个实施例中以第一方向和第二方向为基准展示的测试点示意图。

同时参考图9A和图9B，在步骤S5，在连接同一个测试有源区2的相邻两条位线(位线91和位线92)上分别制作第一测试点93和第二测试点94，第一测试点93靠近位线91的第一端，第二测试点94靠近位线92的第二端。第一端和第二端的具体位置可以由本领域技术人员自行定义。

经由步骤S1～步骤S5，可以形成本公开实施例提供的半导体测试电路。

图10是本公开一个实施例中半导体测试电路的示意图。

参考图10，半导体测试电路1000设置于晶圆的切割道区域，包括：

一或多个半导体测试单元101，每个半导体测试单元101包括平行设置的一或多个测试有源区2，每个测试有源区2包括沿第一方向并列连接的两个第二有源区21，一个第二有源区21设置有第一位线接触结构221，另一个第二有源区21设置有第二位线接触结构222。

第一位线91，沿第三方向延伸，连接一或多个测试有源区2中的第一位线接触结构221，第三方向与第一方向具有第一夹角α，第一位线91具有第一端和第二端。

第二位线92，沿第三方向延伸，连接一或多个测试有源区2中的第二位线接触结构222，第二位线92具有第一端和第二端。

第一测试点93，靠近第一位线91的第一端。

第二测试点94，靠近第二位线92的第二端。

在本公开的一个实施例中，第一夹角小于90°。

图10所示的第二有源区21与图3中所示的第二有源区21为相同的区域。在本公开的一个实施例中，第二有源区21均为矩形，在一个测试有源区2中，第一位线接触结构221位于一个第二有源区21的中部，第二位线接触结构222位于另一个第二有源区21的中部。

第一位线91和第二位线92以及第一测试点93、第二测试点94共同构成一个半导体测试单元101，该半导体测试单元101的两条位线之间并联了N个测试有源区2，图10所示实施例中，半导体测试电路1000包括两个半导体测试单元101，每个半导体测试单元101的第一测试点93和第二测试点94之间均并联有3个测试有源区2。每个测试有源区2均包含两个第二有源区21，两个第二有源区21分别通过第一位线接触结构221和第二位线接触结构222与第一位线91和第二位线92连接。

在对一个半导体测试单元101进行测试时，通过测试第一测试点93和第二测试点94之间的电阻，可以测得该N个测试有源区的并联电阻，进而根据测试有源区的数量和每个测试有源区中的第二有源区的电阻，推算出每个测试有源区中的位线接触结构的电阻。

在一个实施例中，可以在第一位线91和第二位线92的第一端形成连接第一测试点93的第一接触垫，在第一位线91和第二位线92的第二端形成连接第二测试点94的第二接触垫，以形成本公开实施例提供的一种半导体测试电路。

在本公开的一个实施例中，第一测试点93的高度和第二测试点94的高度相等，第一测试点93的高度高于第一位线91的高度，如图11所示，在第一位线91的第一端形成连接第一测试点93的第一接触垫111，在第二位线92的第二端形成连接第二测试点94的第二接触垫112的过程中，可以首先在第一位线91和第二位线92的上方形成第三掩模层(未示出)，第三掩模层包括第一区域和第二区域，第一区域露出第一测试点和第二测试点，第二区域覆盖电路的其他部分。然后在第三掩模层的第一区域中沉积金属以形成第一接触垫和第二接触垫。沉积的金属的种类例如可以为钨，本公开对此不作特殊限制。沉积金属后，对第一接触垫和第二接触垫处进行CMP(Chemical Mechanical Polishing，化学机械抛光)处理，然后去除第三掩模层中覆盖电路其他区域的上述第二区域，完成第一接触垫和第二接触垫的制造。第一接触垫和第二接触垫的示例性形态例如为图11和图12所示。

图11是本公开实施例中包含一个半导体测试单元的半导体测试电路的示意图。

图12是本公开实施例中包含多个半导体测试单元的半导体测试电路的示意图。

参考图11和图12，在本公开的一个实施例中，多个半导体测试单元101沿第四方向排列，第四方向垂直于第一位线91，第一接触垫111连接一或多个半导体测试单元101的第一测试点93，第二接触垫112连接一或多个半导体测试单元101的第二测试点94。

在图11所示实施例中，第一接触垫111连接一个半导体测试单元101的第一测试点93，第二接触垫112连接该半导体测试单元101的第二测试点94。

在图12所示实施例中，第一接触垫111连接多个半导体测试单元101的第一测试点93，第二接触垫112连接多个半导体测试单元101的第二测试点94。

图11和图12中所示的第一接触垫111和第二接触垫112的形状仅为示例，在本公开的其他实施例中，第一接触垫111和第二接触垫112可以为其他形状。

通过对第一接触垫111和第二接触垫112之间的电阻进行测试，可以获得每个位线接触结构的电阻。

图13是本公开实施例提供的位线接触结构电阻测试方法的流程图。

图13所示的方法可以用于测试图11或图12所示的电路中的位线接触结构电阻。

参考图13，对图11或图12所示半导体测试电路进行测试以确定每个第二有源区对应的位线接触结构电阻测试方法1300可以包括：

步骤S131，确定第一接触垫和第二接触垫之间连接的半导体测试单元101的第一数量n；

步骤S132，确定每个半导体测试单元101中第一测试点93与第二测试点94之间的第一位线91和第二位线92连接的测试有源区2的第二数量m以及测试有源区2中每个第二有源区21的电阻R_AA；

步骤S133，获取第一接触垫111和第二接触垫112之间的实测电阻R_t；

步骤S134，通过公式(1)确定位线接触结构电阻R_BLC：

其中，R_BLC是位线接触结构电阻，n是第一数量，m是第二数量，R_t是实测电阻，R_AA是第二有源区21的电阻。

具体而言，步骤S134可以表述为根据第一数量、第二数量、实测电阻的乘积与第二有源区21的电阻的差值的二分之一确定每个第二有源区21的位线接触结构电阻。

例如，在图11所示实施例中，第一接触垫111和第二接触垫112之间并联有3个测试有源区，测试电流流出一个测试探针，经第一接触垫111、第一测试点93、第一位线91，然后同时进入三个测试有源区2的第一位线接触结构221，在每个测试有源区2中，从第一位线接触结构221顺次进入两个第二有源区21，经由第二位线接触结构222进入第二位线92，最后通过第二测试点94到达第二接触垫112并流入另一个测试探针。这其中，在每个测试有源区2均形成2R_BLC+R_AA的等效电阻(测试电流在测试有源区中流经的第一位线接触结构221和第二位线接触结构222之间的第二有源区21长度合计为一个第二有源区21的长度)，m个该等效电阻并联形成第一接触垫111和第二接触垫112之间的实测电阻R_t。在图11所示实施例中，第一接触垫111和第二接触垫112之间连接一个半导体测试单元101，n＝1，由此可以根据公式(1)得到每个第二有源区21中位线接触结构的电阻。

在图12所示实施例中，在第一接触垫111和第二接触垫112之间有多个半导体测试单元101并联，则第一接触垫111和第二接触垫112之间的实测电阻R_t为多个半导体测试单元101的电阻的并联电阻，仅需要在公式(1)中带入并联的半导体测试单元101的数量n(在图12中n＝4)，即可以根据第一接触垫111和第二接触垫112之间的实测电阻R_t得到每个第二有源区21中位线接触结构的电阻。

由于本公开实施例中被测的两个第二有源区21直接相连，使用第二有源区21的电阻R_AA进行计算不会受到有源区之间的间隙影响，测量和计算结果更加准确，能够有效克服相关技术中位线接触结构电阻测量不准确的问题。

本公开还提供包含上述实施例中半导体测试电路的存储电路以及芯片。可以理解的是，本公开提供的半导体测试电路、存储电路和芯片能够更准确地测得位线接触结构的电阻，在元件的尺寸减小、密度提高的技术发展背景下，能够更准确地监控制造环节中可能出现的故障，有效提高芯片产品的合格率，为集成电路技术的发展提供了有力的技术支持。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (14)

1.一种半导体测试单元制造方法，其特征在于，包括：

在切割道区域制作多个有源区组，每个所述有源区组包括沿第一方向排列连接的多个第一有源区，所述多个有源区组沿第二方向排列，所述第二方向垂直于所述第一方向；

对所述有源区组进行一次蚀刻，以形成多个测试有源区，每个所述测试有源区包括沿所述第一方向并列连接的两个第二有源区，所述第二有源区为对所述第一有源区在所述第二方向延伸的一个边沿进行蚀刻形成；

在所述多个测试有源区上制作多个位线接触结构，每个所述位线接触结构连接一个所述第二有源区；

在所述多个位线接触结构上形成延第三方向平行延伸的多条位线，所述第三方向与所述第一方向具有第一夹角，每条所述位线具有第一端和第二端；

在连接同一个所述测试有源区的相邻两条所述位线上分别制作第一测试点和第二测试点，所述第一测试点靠近一条所述位线的所述第一端，所述第二测试点靠近另一条所述位线的所述第二端。

2.如权利要求1所述的半导体测试单元制造方法，其特征在于，所述在所述多个测试有源区上制作多个位线接触结构包括：

顺次在所述测试有源区上制作第一掩模层和第二掩模层，以形成多个目标区域，每个所述目标区域对应一个所述第二有源区的中部；

在所述目标区域中制作与所述第二有源区对应的位线接触结构。

3.如权利要求2所述的半导体测试单元制造方法，其特征在于，所述第一掩模层包括呈阵列排布的多个第一矩形区域，所述第二掩模层包括呈阵列排布的多个第二矩形区域，所述第一矩形区域与所述第二矩形区域交错设置。

4.如权利要求3所述的半导体测试单元制造方法，其特征在于，所述第一矩形区域沿第三方向以第一间隙排列形成一行，多行所述第一矩形区域沿第四方向以第二间隙排列形成所述第一掩模层；所述第二矩形区域沿所述第三方向以第三间隙排列形成一行，多行所述第二矩形区域沿所述第四方向以第四间隙排列形成所述第二掩模层，所述目标区域为所述第一间隙和所述第四间隙的交集，或者，所述目标区域为所述第二间隙与所述第三间隙的交集。

5.如权利要求1所述的半导体测试单元制造方法，其特征在于，在所述第二方向上相邻的两个所述测试有源区在所述第一方向上具有第一位移。

6.如权利要求1所述的半导体测试单元制造方法，其特征在于，所述第一夹角小于90°。

7.如权利要求1所述的半导体测试单元制造方法，其特征在于，还包括：

在所述位线的所述第一端形成连接所述第一测试点的第一接触垫，在所述位线的所述第二端形成连接所述第二测试点的第二接触垫。

8.如权利要求7所述的半导体测试单元制造方法，其特征在于，所述第一接触垫连接延第四方向排列的多个半导体测试单元的所述第一测试点，所述第二接触垫连接所述多个半导体测试单元的所述第二测试点。

9.如权利要求7或8所述的半导体测试单元制造方法，其特征在于，所述第一测试点的高度和所述第二测试点的高度相等，所述第一测试点的高度高于所述位线的高度，所述在所述位线的所述第一端形成连接所述第一测试点的第一接触垫，在所述位线的所述第二端形成连接所述第二测试点的第二接触垫包括：

在所述位线上方形成第三掩模层，所述第三掩模层包括第一区域和第二区域，所述第一区域露出所述第一测试点和所述第二测试点；

在所述第三掩模层的所述第一区域中沉积金属以形成所述第一接触垫和所述第二接触垫。

10.一种半导体测试电路，其特征在于，设置于切割道区域，包括一或多个半导体测试单元，每个所述半导体测试单元包括：

平行设置的一或多个测试有源区，每个所述测试有源区包括沿第一方向并列连接的两个第二有源区，一个所述第二有源区设置有第一位线接触结构，另一个所述第二有源区设置有第二位线接触结构；

第一位线，沿第三方向延伸，连接所述一或多个测试有源区中的所述第一位线接触结构，所述第三方向与所述第一方向具有第一夹角；

第二位线，沿所述第三方向延伸，连接所述一或多个测试有源区中的所述第二位线接触结构，所述第一位线具有第一端和第二端，所述第二位线具有第一端和第二端；

第一测试点，靠近所述第一位线的第一端；

第二测试点，靠近所述第二位线的第二端。

11.如权利要求10所述的半导体测试电路，其特征在于，所述第一夹角小于90°。

12.如权利要求10所述的半导体测试电路，其特征在于，在一个所述测试有源区中，所述第一位线接触结构位于一个所述第二有源区的中部，所述第二位线接触结构位于另一个所述第二有源区的中部。

13.如权利要求10所述的半导体测试电路，其特征在于，所述多个半导体测试单元沿第四方向排列，所述第四方向垂直于所述第一位线，所述半导体测试电路还包括：

第一接触垫，连接所述一或多个半导体测试单元的所述第一测试点；

第二接触垫，连接所述一或多个半导体测试单元的所述第二测试点。

14.一种位线接触结构电阻测试方法，其特征在于，应用于如权利要求10～13任一项所述的半导体测试电路，包括：

确定第一接触垫和第二接触垫之间连接的半导体测试单元的第一数量；

确定每个所述半导体测试单元中第一测试点与第二测试点之间的第一位线和第二位线连接的测试有源区的第二数量以及所述测试有源区中每个第二有源区的电阻；

获取所述第一接触垫和所述第二接触垫之间的实测电阻；

通过以下公式确定位线接触结构电阻：

其中，R_BLC是所述位线接触结构电阻，n是所述第一数量，m是所述第二数量，R_t是所述实测电阻，R_AA是所述第二有源区的电阻。

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