CN115982078A - 一种cxl内存模组及内存存储系统 - Google Patents

Abstract

本公开实施例公开了一种CXL内存模组及内存存储系统，CXL内存模组，用于对计算机进行内存扩充，CXL内存模组可以包括控制器芯片和至少一组DRAM芯片；控制器芯片与每一组DRAM芯片之间使用串行接口进行连接。本公开实施例提供的CXL内存模组及内存存储系统，CXL内存模组的控制器芯片和DRAM芯片之间使用串行接口进行连接，可以提供更高的传输速度。

Description

一种CXL内存模组及内存存储系统

技术领域

本公开涉及但不仅限于存储技术，尤指一种CXL内存模组及内存存储系统。

背景技术

CXL是一种新的基于PCIe物理层的内存接口协议，CXL协议使得可以用CXL内存模组对计算机进行内存扩充。

CXL内存模组是由一个CXL控制器芯片，和一组DRAM芯片或者DIMM条使用DDR协议连接。目前DRAM和CPU的接口，使用的是DDR协议。随着传输速度的要求越来越高，DDR协议已经无法满足。

发明内容

本公开实施例提供了一种CXL内存模组，用于对计算机进行内存扩充，其包括控制器芯片和至少一组DRAM芯片；

所述控制器芯片与每一组DRAM芯片之间使用串行接口进行连接。

本公开实施例还提供了一种内存存储系统包括主机和任一实施例所述的CXL内存模组；所述主机与所述的CXL内存模组中的CXL接口连接。

本公开至少一个实施例提供的CXL内存模组及内存存储系统，与现有技术相比，具有以下有益效果：CXL内存模组的控制器芯片和DRAM芯片之间使用串行接口进行连接，相较于现有方案中控制器芯片和DRAM芯片之间使用DDR协议连接，可以提供更高的传输速度。

本公开的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开而了解。本公开的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。

附图说明

附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。

图1为本公开一示例实施例提供的CXL内存模组的结构框图；

图2为本公开另一示例实施例提供的CXL内存模组的结构框图；

图3为本公开一示例实施例提供的内存存储系统的结构框图。

具体实施方式

本公开描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本公开所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。

本公开包括并设想了与本领域普通技术人员已知的特征和元件的组合。本公开已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本公开中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。

此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本公开实施例的精神和范围内。

图1为本公开一示例实施例提供的CXL内存模组的结构框图，图2为本公开另一示例实施例提供的CXL内存模组的结构框图，如图1和图2所示，CXL内存模组可以包括控制器芯片11和至少一组DRAM芯片12，每组DRAM芯片可以包括一个或多个DRAM芯片；

控制器芯片与每一组DRAM芯片之间使用串行接口进行连接。

CXL是一种新的基于PCIe物理层的内存接口协议。CXL协议使得可以用CXL内存模组对主机进行内存扩充，主机可以包括CPU芯片、计算机或计算节点。

可通过CXL内存模组的至少一组DRAM芯片对主机进行内存扩充，控制器芯片可以包括CXL接口，主机可通过CXL接口与CXL内存模组连接，CXL内存模组可对CXL接口连接的主机进行内存扩充。在主机需要增加内存容量时，可通过cxl.io协议向其连接的CXL内存模组发送指令申请内存空间，CXL内存模组分配DRAM芯片中的部分空间或全部空间，作为主机的内存扩充容量。

控制器芯片和DRAM芯片之间使用串行接口进行连接，相较于现有方案中控制器芯片和DRAM芯片之间使用DDR协议连接，可以提供更高的传输速度。

控制器芯片可以包括串行接口，该串行接口与串口的DRAM芯片连接，实现控制器芯片和DRAM芯片之间使用串行接口进行连接。串口的DRAM芯片可以由现有的DRAM芯片仅仅修改外部接口进行开发，将DRAM芯片的外部接口改为串行接口。

在本公开一示例实施例中，串行接口可以包括高速Serdes串行接口。

控制器芯片和DRAM芯片之间可以使用高速串行接口(Serdes)进行连接，高速串行接口(Serdes)在同样多的管脚下可以提供更高的传输速度。

在本公开一示例实施例中，高速Serdes串行接口可以基于PCIe协议进行通信传输。

高速串行接口可以选择PCIe协议进行通信传输，控制器芯片和DRAM芯片之间可以基于PCIe协议进行通信传输，实现数据交换或数据的读写等。

在本公开一示例实施例中，如图2所示，控制器芯片可以包括：PCIe开关系统，被配置为控制器芯片根据主机发送的内存读写请求进行数据交换时导通，将主机和对应一组DRAM芯片建立连接，进行数据交换。

在高速串行接口基于PCIe协议进行通信传输的情况下，控制器芯片可以包括一个PCIe开关(switch)系统。由于主机与CXL内存模组基于CXL协议通信，控制器芯片与DRAM芯片基于PCIe协议进行通信，因此，进行数据交换时，PCIe开关系统导通，可以通过CXL-PCIe线路把主机和一个或一组DRAM芯片连接，进行数据交换。

PCIe开关系统可以设置在CXL接口和DRAM芯片之间，PCIe开关系统可以包括多路开关，每一路开关的一端分别连接一个或一组DRAM芯片，另一端均连接到CXL接口。

在本公开一示例实施例中，如图2所示，控制器芯片可以包括：CXL接口，CXL接口被配置为连接主机；CXL接口连接的主机能够对CXL内存模组发送内存读写请求的CXL指令；

控制器芯片被配置为收到主机的内存读写请求时，根据地址选择一组DRAM芯片与主机进行数据交换。

主机可通过CXL接口与CXL内存模组连接，主机可通过cxl.mem协议向CXL内存模组发送内存读写请求，CXL内存模组可根据接收的内存读写请求从DRAM芯片中读出相应数据，或者，CXL内存模组可根据接收的内存读写请求将相应数据写入DRAM芯片中。

在控制器芯片收到主机(host)的内存读写请求时，内存读写请求中包括所要读数据的目标地址或所要写数据的目标地址。控制器芯片根据地址控制PCIe开关(switch)系统的导通路线，选择一个或一组DRAM芯片进行数据交换，并与主机进行交换。

在本公开一示例实施例中，DRAM芯片可以由多个硅片封装在一起，多个硅片使用同一组高速串口管脚进行通信。

DRAM芯片可以由多个硅片封装在一起，多个硅片可以使用同一组高速串口管脚进行通信，可以提高芯片性能，降低成本。

在本公开一示例实施例中，多个硅片使用的同一组高速串口管脚可以连接到控制器芯片的一个控制端；控制器芯片收到主机的内存读写请求时，根据地址选择一组DRAM芯片，以及相应的片选，连通相应的硅片进行数据交换。

DRAM芯片由多个硅片封装在一起时，可通过片选(chip select)信号实现多个硅片的选择，连接到CXL内存模组控制器芯片的片选信号，可由控制器芯片进行选择。

在控制器芯片收到主机的内存读写请求时，控制器芯片根据内存读写请求中的地址选择一个或一组DRAM芯片，以及选择相应的片选信号，连通相应的硅片进行数据交换，并与主机进行交换。

在本公开一示例实施例中，如图2所示，控制器芯片还可以包括：嵌入式CPU内核，被配置为收到主机的内存读写请求时，根据地址选择一组DRAM芯片与主机进行数据交换。

控制器芯片可以包括嵌入式CPU内核，可通过嵌入式CPU内核实现相应的控制或管理。嵌入式CPU内核可实现以下至少一种控制或管理：

嵌入式CPU内核可与CXL接口连接，可CXL接口连接的主机进行通信。嵌入式CPU内核可在收到主机的内存读写请求时，根据地址选择一组DRAM芯片与主机进行数据交换。

嵌入式CPU内核可根据内存读写请求中的地址选择一个或一组DRAM芯片，以及选择相应的片选信号，连通相应的硅片进行数据交换，并与主机进行交换。

嵌入式CPU内核的一个控制端可与PCIe开关系统连接，嵌入式CPU内核可根据主机发送的内存读写请求进行数据交换时，控制PCIe开关系统相应开关的导通。

嵌入式CPU内核可分配DRAM芯片中的部分空间或全部空间，作为主机的内存扩充容量。

在本公开一示例实施例中，如图2所示，控制器芯片还可以包括：误差校正码(Error Correcting Code，简称ECC)纠错系统，被设置为对DRAM芯片的数据进行ECC纠错。

在收到主机的内存读写请从DRAM芯片中读出数据包时，ECC纠错系统可通过ECC纠错确定从DRAM芯片中读出的数据包是否为问题数据包，提高DRAM芯片的可靠性。ECC纠错的实现原理与现有方案相同，本实施例在此不进行限定和赘述。

图3为本公开一示例实施例提供的内存存储系统的结构框图，如图2所示，内存存储系统可以包括主机31和任一实施例所示的CXL内存模组32；主机与的CXL内存模组中的CXL接口连接。

主机可通过CXL接口与CXL内存模组连接，CXL内存模组可对CXL接口连接的主机进行内存扩充。在主机需要增加内存容量时，可通过cxl.io协议向其连接的CXL内存模组发送指令申请内存空间，CXL内存模组分配DRAM芯片中的部分空间或全部空间，作为主机的内存扩充容量。

主机可通过CXL接口与CXL内存模组连接，主机可通过cxl.mem协议向CXL内存模组发送内存读写请求，CXL内存模组可根据接收的内存读写请求从DRAM芯片中读出相应数据，或者，CXL内存模组可根据接收的内存读写请求将相应数据写入DRAM芯片中。

CXL内存模组连可以包括控制器芯片和至少一组DRAM芯片，控制器芯片和DRAM芯片之间使用串行接口进行连接，可以提供更高的传输速度。

本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims (10)

1.一种CXL内存模组，用于对计算机进行内存扩充，其特征在于，包括控制器芯片和至少一组DRAM芯片；

所述控制器芯片与每一组DRAM芯片之间使用串行接口进行连接。

2.根据权利要求1所述的CXL内存模组，其特征在于，所述串行接口包括高速Serdes串行接口。

3.根据权利要求2所述的CXL内存模组，其特征在于，所述高速Serdes串行接口基于PCIe协议进行通信传输。

4.根据权利要求3所述的CXL内存模组，其特征在于，所述控制器芯片包括：PCIe开关系统，被配置为所述控制器芯片根据主机发送的内存读写请求进行数据交换时导通，将主机和对应一组DRAM芯片建立连接，进行数据交换。

5.根据权利要求1所述的CXL内存模组，其特征在于，所述控制器芯片包括：CXL接口，所述CXL接口被配置为连接主机；

所述CXL接口连接的主机能够对所述CXL内存模组发送内存读写请求的CXL指令；

所述控制器芯片被配置为收到主机的内存读写请求时，根据地址选择一组DRAM芯片与主机进行数据交换。

6.根据权利要求5所述的CXL内存模组，其特征在于，DRAM芯片由多个硅片封装在一起，多个硅片使用同一组高速串口管脚进行通信。

7.根据权利要求6所述的CXL内存模组，其特征在于，多个硅片使用的同一组高速串口管脚连接到所述控制器芯片的一个控制端；

所述控制器芯片收到主机的内存读写请求时，根据地址选择一组DRAM芯片，以及相应的片选，连通相应的硅片进行数据交换。

8.根据权利要求5所述的CXL内存模组，其特征在于，所述控制器芯片还包括：嵌入式CPU内核，被配置为收到主机的内存读写请求时，根据地址选择一组DRAM芯片与主机进行数据交换。

9.根据权利要求1所述的CXL内存模组，其特征在于，所述控制器芯片还包括：ECC纠错系统，被设置为对DRAM芯片的数据进行ECC纠错。

10.一种内存存储系统，其特征在于，包括主机和如权利要求1-9任一项所述的CXL内存模组；所述主机与所述的CXL内存模组中的CXL接口连接。

Images