CN1159752C

CN1159752C - 加强埋置沟道p场效应晶体管性能和可靠性的深麻点掩模

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Publication number: CN1159752C
Application number: CNB991205928A
Authority: CN
Inventors: 汉斯-奥利弗・约赫西姆; 汉斯－奥利弗·约赫西姆; A・曼德尔曼; 杰克·A·曼德尔曼; ・林格阿简; 拉杰西·林格阿简
Original assignee: Siemens AG; International Business Machines Corp
Current assignee: Siemens AG; International Business Machines Corp
Priority date: 1999-10-09
Filing date: 1999-10-09
Publication date: 2004-07-28
Anticipated expiration: 2019-10-09
Also published as: CN1300098A

Abstract

一种半导体结构包括环绕埋置沟道P型金属氧化物半导体场效应晶体管的N阱的第一栅导体，和不环绕表面沟道N型金属氧化物半导体场效应晶体管的P阱的第二栅导体，制造该半导体结构的方法包括邻接每个N阱和P阱形成绝缘体，用构图掩模保护N阱，在邻接N阱的绝缘体区域中形成第一草皮，在邻接P阱的绝缘体区域中形成第二草皮，其中第一草皮的深度大于第二草皮。

Description

加强埋置沟道P场效应晶体管性能和可靠性的深麻点掩模

技术领域

本发明一般涉及通过调节邻接栅的浅沟槽隔离区中麻点(divot)的深度，控制金属氧化物半导体场效应晶体管的栅环绕量。

背景技术

已认识到，邻接晶体管阱的浅沟槽隔离(STI)区中，因去掉表面沟道N型金属氧化物半导体场效应晶体管(NFET)的牺牲氧化层造成的麻点是造成栅导体“环绕”NFET的硅角部的原因，导致了很差的NFET阈值电压可控性。图1中示出了这种麻点12、13邻接埋置沟道PFET器件。由于这种很差的阈值电压可控性，为了满足目标截止电流(例如场效应晶体管截止的漏-源电流“Ioff”)，要提高栅导体下P阱中掺杂浓度。

然而，由于因P阱表面浓度提高(例如，表面浓度大于5×10¹⁷cm^-3)，观察到阵列结漏电显著增加，所以提高掺杂浓度的这种常规解决方法存在一个问题。由于因STI麻点造成的这种阵列NFET的问题，人们对于使麻点的深度最小的问题很感兴趣。

发明内容

本发明可以使NFET器件的麻点深度最小，同时可以避免导致制造于同一晶片上的其它器件例如埋置沟道PFET器件产生问题。

因此，本发明的目的是提供一种在半导体衬底上形成环绕埋置沟道P型金属氧化物半导体场效应晶体管的N阱的第一栅导体，和不环绕埋置沟道N型金属氧化物场效应晶体管的P阱的第二栅导体。本发明的方法包括以下步骤：邻接N阱和P阱都形成绝缘体；用构图的掩模保护P阱；在邻接N阱的绝缘体区域中形成第一麻点；在邻接P阱的绝缘体区域中形成第二麻点，其中第一麻点具有大于第二麻点的深度。

形成第一麻点的工艺包括从N阱部分侧面腐蚀绝缘体，形成第二麻点的工艺将绝缘体保留在P阱侧面上。

该方法还包括在N阱和P阱上形成栅导体，从而一部分栅导体覆盖P阱的上表面，另一些栅导体覆盖N阱的上表面和侧表面。此外，N阱在表面P型层内具有耗尽区，第一麻点形成为深度大于耗尽区的深度。

在另一实施例中，该方法包括以下步骤：邻接N阱和P阱都形成绝缘体；用构图的掩模保护N阱，使P阱露出；在P阱中注入第一杂质；去掉第一构图掩模；用第二构图掩模保护P阱，而使N阱露出；在N阱中注入第二和第三杂质；在邻接N阱的绝缘体区域中形成第一麻点；去掉第二构图的掩模；在邻接P阱的绝缘体区域中形成第二麻点，其中第一麻点在深度大于第二麻点。

本发明还包括具有掩埋沟道P型金属氧化物半导体场效应晶体管和表面沟道N型金属氧化物半导体场效应晶体管的半导体结构，掩埋沟道P型金属氧化物半导体场效应晶体管具有N阱和覆盖N阱的上部和部分侧面的第一栅导体，表面沟道N型金属氧化物半导体场效应晶体管具有P阱和覆盖P阱的上部的第二栅导体。

本发明的结构还包括邻接N阱并具有第一麻点的第一浅沟槽隔离(STI)区，和邻接P阱并具有第二麻点的第二浅沟槽隔离区(STI)，其中第一麻点的深度大于第二麻点。另外，N阱包括邻接第一栅导体的耗尽P型区，第一栅导体覆盖N阱的侧面，覆盖深度大于耗尽P型区的深度。另外，N阱和P阱位于一个单独的衬底上。

本发明通过调节邻接栅的浅沟槽隔离区内麻点的深度，控制场效应晶体管内栅环绕的量。本发明是一种单一工艺，在同一衬底上，在掩埋沟道PFET器件中形成深麻点，在表面沟道NFET器件中形成浅麻点深度，通过这样做，提供了减小的亚阈值摆动、截止电流、寄生边缘传导、热电子退化及对邻接器件侧壁存在的电荷的敏感性。

附图说明

从在下结合附图对本发明各优选实施例的详细介绍中，可以更好地理解上述和其它目的、方案及优点。

图1是P型埋置沟道场效应晶体管的示意剖面图；

图2是表示图1所示结构的不同侧面的电流和电压间关系的曲线图；

图3A-3D是展现本发明实施例的场效应晶体管的示意剖面图；

图4A-4D是展现本发明实施例的场效应晶体管的示意剖面图；

图5A-5B是展示本发明优选实施例的流程图。

具体实施方式

如上所述，邻接晶体管阱区的浅沟槽隔离(STI)区中，因去掉金属氧化物半导体场效应晶体管的牺牲氧化层造成的麻点是造成栅导体“环绕”硅边缘的原因，导致了很差的阵列NFET阈值电压(Vt)可控性。因此，人们对于使麻点的深度最小的问题很感兴趣。实际上，需要表面沟道N型NFET中邻接晶体管阱区的麻点的深度为零。

本发明人已发现，对于控制表面沟道NFET的角部传导性来说必要的浅STI麻点深度，不利于埋置沟道P型金属氧化物半导体场效应晶体管(此后称为PMOSFET或PFET)的工作。浅STI麻点深度在埋置沟道PFET的边缘处造成了很差的Ioff栅控制，使得PFET器件易受侧壁寄生传导、很差的亚阈值斜率(subthresholdslope)和热电子退化的影响。

图1是其左侧具有深麻点13右侧具有浅麻点12的埋置沟道PFET器件的剖面示意图。此外，图1展示了该实例中为N+多晶硅栅导体的栅导体14，和氮化层16包围着的N阱11上的耗尽P层15。栅氧化层18隔离了栅导体14和耗尽区15。氮化层16毗邻浅沟槽隔离(STI)区10。

与对表面沟道NFET作用相反，浅麻点12在埋置沟道PFET中引起了寄生边缘传导。栅控的损失使亚阈值斜率、截止电流和热电子可靠性降低。

为了确保埋置沟道PFET可接受的截止电流，栅14必须足够强劲地控制整个表面P层15的电位，从而P层15的主要载流子(空穴)有效耗尽。栅环绕实际上增强了整个P层表面的电位控制。

在存在深STI麻点13的情况下，角部的栅环绕允许P层15的侧壁空穴全部被耗尽。然而，由于浅麻点12，栅14对侧壁的控制弱。这造成了高截止电流和退化的亚阈值斜率。

图2展示了线22表示的浅麻点12的电压/电流斜率(例如在侧壁主要载流子耗尽)和线21表示的深麻点13的电压/电流斜率。如图2所示，由浅麻点12产生的线22的斜率与由深麻点13产生线的21的较好斜率相比严重退化。另外，深麻点13的截止电流20远低于与浅麻点12有关的所不希望的升高的截止电流23。

深麻点13具有延伸到P层/N阱结深之下的深度。这允许器件左侧的P层变为完全耗尽，不对截止电流产生影响(理想状态)。器件右侧侧壁处的P层含有未耗尽区17，是由于栅不能控制器件的该部分的电位造成的。所以，右侧侧壁17对截止电流的升高有相当大的作用。

另外，由于氮化物衬里16的上部邻接右侧上的侧壁P层17，所以在P层/氮化物界面附近俘获的任何电子都会引起侧壁漏电。所俘获的电子可能是工艺诱生的，或可能是正常工作期间器件的热电子退化造成的。

另一方面，器件左侧壁上的氮化物衬里16基本上凹到P层/N阱结深之下。氮化物衬里16的该深凹陷造成了易受寄生传导影响的区域中俘获电子密度的极大减小。氮化物衬里16基本上不存在时极大地减小了热电子退化的速率。

下面介绍的本发明的各优选方法允许深麻点制造于PFET上，浅麻点制造于NFET上。可以独立于NFET的麻点深度适当地确定PFET的STI麻点深度。所以，本发明通过调节邻接栅的浅沟槽隔离区内麻点的深度，可以控制MOSFET的栅环绕量。

更具体说，图3A展示了部分形成的半导体晶体管的截面，该晶体管包括将变成NFET的P阱的硅区300和将变成PFET的N阱的硅区301。图3A还示出了浅沟槽隔离(STI)区302及存在于NFET硅区300和PFET硅区301上的氮化物垫303和304。此外，图3A示出了氮化物衬里305。

利用公知的淀积和构图方法形成图3A所示结构。图5A的流程在框501中出了本发明的该部分。利用例如化学机械抛光等常规方法平面化该结构，将该结构向下平滑至垫氮化物303、304上部。

如图3B所示，淀积光刻胶层(或其它类似的掩蔽材料，如氧化物硬掩蔽层)，并构图，形成WN掩模(N阱掩模)310。这一步使PFET区304、301露出，NFET区303、300被光刻胶310保护。图5A在框502中示出了本发明的该部分。

利用普通去除剂，例如Si₃N₄的反应离子腐蚀或热H₃PO₄，去掉露出的垫氮化层304，如图3C所示。到氮化物衬里305中的腐蚀深度由热磷酸腐蚀的时间长度确定。一般情况下，对于平坦氮化物表面，H₃PO₄以等于4.5nm/分钟的速度腐蚀。利用该信息与腐蚀条件的经验调节，确定使氮化物衬里凹到其所需要的深度需要的腐蚀时间。

氮化物腐蚀后是氧化物腐蚀(例如缓冲HF)，去掉一般在氮化物垫304下面的薄(即，6nm)垫氧化物。多数情况下，由于受控的过腐蚀时间，氮化物腐蚀还完全去掉了薄垫氧化物。该腐蚀在可以容易填充栅导体多晶硅(GC poly)的STI 302中产生所谓的麻点320。图5A在框503中示出了本发明的该部分。

麻点的深度应大于沟道耗尽层的深度，以获得良好的PFET性能。另一方面，由于上述讨论过的理由，NFET中麻点的深度应最小化。NFET的麻点深度较好是零(没有麻点)。然而，更实际的情况是，NFET的麻点深度小于P阱的耗尽区深度的三分之一，从而栅导体不会大量环绕P阱的硅边缘。

PFET沟道耗尽层深度由杂质(例如硼)注入工艺确定。例如，耗尽层的深度一般为约600埃，这种情况下，麻点深度应约为1000埃，以保证良好的PFET性能。

然后，去掉深麻点掩蔽光刻胶310，如图3D所示。图5A在框504中示出了本发明的该部分。然后，去掉留在区300上的垫氮化物303(例如再用热H₃PO₄)。这还去掉了垫氮化物303下的垫氧化物。由于通常采用实用垫腐蚀条件，所以非PFET(即NFET)区300中氮化物衬里305的凹陷保持最小。

利用已知工艺完成半导体晶体管的形成，包括牺牲氧化层的形成、阱注入的形成、栅氧化层的形成、栅导体淀积和构图及所属领域技术人员公知的其它步骤。图5A在框505中示出了本发明的该部分。

因此，本发明选择性地控制在单一制造工艺中形成于同一衬底(例如晶片)上的不同类型晶体管的麻点深度。

本发明对于采用埋置沟道和表面沟道MOSFET的技术来说特别有益。本申请中，用埋置沟道PMOSFET和表面沟道NMOSFET作实例。如这里所讨论的，埋置沟道和表面沟道MOSFET具有相矛盾的麻点深度要求。

本发明的上述实施例在制造NMOSFET和PMOSFET的常规工艺中加入了附加的掩模形成和去除步骤。下面讨论的本发明的第二实施例选择性地控制不同晶体管器件的麻点深度，却不需要附加的掩模形成或去除步骤。

实现本发明的第二优选实施例示于图4A-4D和图5B中。图4A与3A类似，展示了将用于NFET 400的硅区、将用于PFET 401的硅区、浅沟槽隔离区402、氮化物衬里405和生长于露出的硅表面400、401上的牺牲氧化层406。图5B在框510中示出了本发明的该部分。

如图4B所示，淀积并构图一层光刻胶，形成WP掩模(P阱掩模)412。这一步使NFET区400、406露出，使PFET区401、406被光刻胶412保护。利用所属领域技术人员公知的方法，注入P型杂质(例如硼)，在NFET的P阱400中进行掺杂。图5B中的流程在框511中示出了本发明的该部分。

参见图4C，去掉P阱(WP)光刻胶412，淀积另一层光刻胶并构图，作为WN(N阱)掩模421。该图形在随后对PFET 401进行处理时保护P阱(NFET)400。再采用所属领域技术人员公知的方法，用N型掺杂剂(例如磷和砷)注入N阱401，对于埋置表面层用P型掺杂剂。图5B在框512中示出了本发明的该部分。

然而，如图4D所示，在去掉WN光刻胶421前，进行氧化物腐蚀(例如缓冲HF)，以去掉覆盖PFET区401中氮化物衬里405的端部的任何牺牲氧化物。然后，采用氮化物腐蚀(再一次用例如热H₃PO₄)，使露出的氮化物衬里405凹到所需要的深度430。象第一实施例一样，到氮化物衬里405中的腐蚀深度由热磷酸腐蚀的时间长度确定。图5B在框513中示出本发明的该部分。

一旦通过去除氮化物衬里405开出了缝线，则采用氧化物腐蚀扩展PFET区中的缝线430，同时NFET仍被光刻胶421保护。这有利于随后用例如栅导体多晶硅(GC poly)填充深麻点430。然后，去掉N阱光刻胶421，接着，去掉牺牲氧化层406。

与先前的实施例一样，采用公知工艺完成半导体晶体管的形成，包括栅氧化层的形成、栅导体淀积和构图及所属领域技术人员公知的其它步骤。图5B在框514中示出了本发明的该部分。

以上介绍了增加邻接埋置沟道PFET的STI的麻点深度而不影响NFET的低成本工艺改形。本发明通过调节邻接栅的浅沟槽隔离区中麻点的深度，从而控制MOSFET内栅环绕量。本发明包括在同一衬底上，在埋置沟道PFET器件中形成深麻点，在表面沟道NFET器件中形成浅麻点。通过这样做，本发明提供了减小的亚阈值摆动、截止电流、寄生边缘传导、热电子退化及对邻接器件侧壁存在的电荷的敏感性。

如上所述，本发明涉及采用埋置沟道和表面沟道MOSFET的技术。对于埋置沟道PFET来说，截止电流和亚阈值摆动减小，导致了较低的待机功率。另外，增大的栅环绕增大了有效沟道宽度，导致了较高的导通电流和改进的性能。

对于表面沟道NFET，减小了麻点深度。由于标准Vt可以设定得较低，但不超过最坏情况下的截止电流目标，所以具有更好的Vt控制和改进的性能。

尽管结合优选实施例介绍了本发明，但所属领域的技术人员应认识到，本发明可以用所附权利要求书的精神和范围内的改形实现。

Claims

1.一种制造半导体晶体管的方法，包括：

形成由绝缘体隔离的多个晶体管阱区，所说多个晶体管阱区包括用于形成N型金属氧化物半导体场效应晶体管的P阱和用于形成P型金属氧化物半导体场效应晶体管的N阱；

在邻接所说N阱的所说绝缘体区域中形成第一麻点；及

在邻接所说P阱的所说绝缘体区域中形成第二麻点，其中所说第一麻点的深度大于所说第二麻点。

2.根据权利要求1的方法，还包括在所说晶体管阱区上形成第一栅导体和第二栅导体，使得所说第二栅导体覆盖所说P阱的上表面并填充所说第二麻点，而所说第一栅导体覆盖所说N阱的上表面并填充所说第一麻点。

3.根据权利要求1的方法，其中所说N型金属氧化物半导体场效应晶体管为表面沟道型，而所说P型金属氧化物半导体场效应晶体管为埋置沟道型。

4.根据权利要求3的方法，还包括在所说晶体管阱区上形成第一栅导体和第二栅导体，使得所说第二栅导体覆盖所说P阱的上表面并填充所说第二麻点，而所说第一栅导体覆盖所说N阱的上表面并填充所说第一麻点。

5.根据权利要求1的方法，其中在形成所说第一麻点之前包括：

用第一构图掩模保护所说N阱，使所说P阱露出；

在所说P阱中注入P型杂质；

去掉所说第一构图掩模；

用第二构图掩模保护所说P阱，并使所说N阱露出；

在所说N阱中注入N型杂质，在其表面层使用P型杂质，

其中在形成所说第一麻点之后和在形成所说第二麻点之前包括：去掉所说第二构图掩模。

6.根据权利要求5的方法，还包括在所说晶体管阱区上形成第一栅导体和第二栅导体，使得所说第二栅导体覆盖所说P阱的上表面并填充所说第二麻点，而所说第一栅导体覆盖所说N阱的上表面并填充所说第一麻点。

7.根据权利要求5的方法，其中所说N型金属氧化物半导体场效应晶体管为表面沟道型，而所说P型金属氧化物半导体场效应晶体管为埋置沟道型。

8.根据权利要求7的方法，还包括在所说晶体管阱区上形成第一栅导体和第二栅导体，使得所说第二栅导体覆盖所说P阱的上表面并填充所说第二麻点，而所说第一栅导体覆盖所说N阱的上表面并填充所说第一麻点。

9.根据权利要求1或5的方法，其中所说形成晶体管阱区包括形成由氮化物包围且由浅沟槽隔离(STI)隔开的硅阱区。

10.根据权利要求1、4、5或8的方法，其中所说形成所说第一麻点包括从所说N阱的侧面，部分腐蚀所说绝缘体，所说形成所说第二麻点将所说绝缘体保留于所说P阱的侧面上。

11.根据权利要求1、4、5或8的方法，其中所说形成晶体管阱区包括形成所说N阱，使之具有耗尽区，所说第一麻点形成为其深度大于所说耗尽区的深度。

12.一种半导体结构，包括：

多个P型金属氧化物半导体场效应晶体管，具有N阱和覆盖所说N阱的上部和部分侧面的第一栅导体；

多个N型金属氧化物半导体场效应晶体管，具有P阱和覆盖所说P阱上部的第二栅导体；

邻接所说N阱并具有第一麻点的第一隔离区；及

邻接所说P阱并具有第二麻点的第二隔离区，

其中所说第一麻点的深度大于所说第二麻点。

13.根据权利要求12的半导体结构，其中所说P型金属氧化物半导体场效应晶体管为埋置沟道型，而所说N型金属氧化物半导体场效应晶体管为表面沟道型；第一隔离区是第一浅沟槽隔离(STI)区，第二隔离区是第二浅沟槽隔离(STI)区。

14.根据权利要求12或13的半导体结构，其中所说N阱包括邻接所说第一栅导体的耗尽区，所说第一栅导体覆盖所说N阱的侧面，覆盖深度大于所说耗尽区的深度。

15.根据权利要求12或13的半导体结构，其中所说N阱和所说P阱位于一个单独的衬底上。