CN115942072B - 一种双处理器架构下的任意曝光时长图像采集装置及方法 - Google Patents
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Abstract
本发明提供了一种双处理器架构下的任意曝光时长图像采集装置及方法，包括图像采集板、副处理板和主处理板，其中，图像采集板用于采集可见光图像；副处理板用于图像编解码和图像预处理；主处理板为整个系统供电、对图像进行处理和进行数据通信。本发明能够提供一种双处理器架构下的任意曝光时长图像采集装置。可以根据指令对CMOS传感器曝光时间进行准确控制，能够在采集图像数据后快速进行解码、处理和传输，图像传输速度快，延时低，整个装置结构紧凑，操作简单，可重构，适应性好、稳定性强。
Description
技术领域
本发明涉及智能控制技术领域，具体涉及的是一种双处理器架构下的任意曝光时长图像采集装置及方法。
背景技术
目前主流的图像传感器主要由CCD和CMOS传感器，二者成像基本原理相同，但是CCD制造工艺复杂，信号解码过程需要额外的电路，整体成本较高；而CMOS传感器具有成像速度快、功耗小、成本低等特点，整体尺寸也能够做到比较小。越来越多的图像采集硬件采用CMOS传感器作为感光器件。
随着半导体行业的兴起，出现了许多种类的处理器，在实际开发过程中由于不同处理器在不同任务实现中具有不同的优势，因此将各种处理器配合用于解决实际任务成为了开发中广泛采用的技术解决方案。采用FPGA芯片可以较容易地实现CMOS传感器原始数据的处理和图像编解码等操作，但是单纯FPGA芯片进行图像处理算法开发周期长、难度大，而在ARM处理器上进行算法开发能够调用许多开源图像处理库，现有算法可以很快的移植到ARM处理器上。对于极暗场景和光强变化范围大的场景下的图像采集和处理，FPGA芯片适合用于图像预处理，ARM处理器则适合运行复杂图像处理算法，二者相互配合可以充分发挥各自的优势。
发明内容
本发明的技术解决问题：克服现有技术的不足，提供一种双处理器架构下的任意曝光时长图像采集装置及方法，双处理器架构指ARM处理器和FPGA芯片，其中FPGA芯片因其本身的特性而在图像编解码方面具有一定优势；ARM处理器为图像处理程序提供了算法平台，提高了图像处理能力，也能够快速对现有算法进行移植；整个装置结构紧凑，操作简单，可重构，适应性好、稳定性强。
本发明的技术解决方案：
本发明提供一种双处理器架构下的任意曝光时长图像采集装置，包括图像采集板、副处理板和主处理板。其中，图像采集板用于采集可见光图像；副处理板用于图像编解码和图像预处理；主处理板为整个系统供电、对图像进行处理和进行数据通信。
所述图像采集板、副处理板和主处理板之间通过HRS板间连接器连接。
所述图像采集板包括CMOS传感器、LDO供电模块、MCS-51单片机和板间连接器。采用LDO电源芯片为CMOS传感器供电，使用MCS-51单片机通过IIC总线对CMOS传感器芯片的寄存器进行配置；CMOS传感器对原始图像进行采集，该图像为待解码的数据，经过板间连接器将数据传输到副处理板；CMOS传感器支持外部触发模式，可以通过配置寄存器实现由外部触发信号控制曝光。
所述副处理板包括电压转换模块、FPGA芯片、DDR3 SDRAM、QSPI FLASH、图像编码模块和板间连接器。副处理板上的电压转换模块将主处理板经过转换之后的电压进一步转换为FPGA芯片运行所需要的电压，FPGA芯片读取原始图像数据之后对其进行Bayer解码，Bayer解码之后的图像经过降噪、增强和颜色空间转换之后缓存在DDR3SDRAM存储器中，缓存的图像分为两路，一路经过编码之后通过板间连接器发送至主处理板用于处理，另一路进入图像编码模块进行SDI编码，转换成模拟信号之后再通过板间连接器连接到主处理板上的SMA接口，并连接显示器用于显示。
所述主处理板，包括供电和通信接口、DC-DC电压转换模块、降压变换模块、ARM处理器、DDR3 SDRAM、RS422通信模块、板间连接器、SMA接口和JTAG调试接口。供电和通信接口输入12V电压，经过DC-DC电压转换模块之后为整个装置提供稳定的电压和电流；降压变换模块将经过DC-DC转换之后的电压进一步转换为ARM处理器所需的电压；用于处理的图像数据通过板间连接器传输到ARM处理器，ARM处理器将接收图像缓存在DDR3 SDRAM中，并对图像进行均值、梯度计算，分析图像灰度分布；ARM处理器可主动控制曝光时长，根据灰度信息与预设期望值之间的差，主动修改曝光时长参数并通过串口向FPGA芯片发送曝光控制指令；RS422通信模块通过供电和通信接口与上位机进行通信，接收控制曝光指令；用于显示的图像数据通过板间连接器连接到副处理板，再进一步连接到SMA接口并接到显示器显示；两个JTAG调试接口，分别用于FPGA芯片和ARM处理器的调试。
本发明与现有技术相比的优点在于：
(1)结合了FPGA芯片在图像编解码、并行数据处理方面的优势和ARM处理器通用性强、数据处理能力好的优点；与单FPGA芯片相比，ARM处理器为图像处理程序提供了算法平台，提高了图像处理能力，也能够快速对现有算法进行移植；
(2)所述图像采集板、副处理板和主处理板由三层大小相同的方形电路板紧凑堆叠而成，图像采集板、副处理板和主处理板两两之间均通过HRS连接器连接，装置整体尺寸小于30mm×30mm×30mm，整个装置结构紧凑，操作简单，可重构，适应性好、稳定性强。
(3)本发明提能够对曝光时间进行实时精确控制，可以进行5ms到5000ms时长的曝光。
附图说明
图1为本发明的整体系统结构示意图；
图2为本发明中的第一层板结构示意图，左边为第一层板正面结构示意图，右边为第一层板背面结构示意图；
图3为本发明中的第二层板结构示意图，左边为第二层板正面结构示意图，右边为第二层板背面结构示意图；
图4为本发明中的第三层板结构示意图，左边为第三层板正面结构示意图，右边为第三层板背面结构示意图；
图5为本发明的方法实现流程图。
具体实施方式
下面结合附图对本发明的具体实施方式做进一步说明。
如图1-4所示，本发明由图像采集板、副处理板和主处理板三部分组成。
图像采集板使用CMOS传感器1对原始图像进行采集，将采集后待解码的图像数据之后传输到副处理板；
副处理板上的FPGA芯片12读取原始图像数据之后对其进行Bayer解码，Bayer解码之后的图像经过降噪、增强和颜色空间转换之后缓存在DDR3 SDRAM 7存储器中，之后将缓存的图像分为两路，一路经过编码之后通过板间连接器发送至主处理板用于处理，另一路进入图像编码模块9进行SDI编码，转换成模拟信号之后再通过板间连接器10-A与10-B连接到主处理板上的SMA接口16，并连接显示器用于显示；
主处理板为整个装置提供稳定的电压和电流，同时接收并处理副处理板传输的第一路图像信号，使用RS422通信协议与上位机进行通信，将另一路视频通过SMA接口接到通用显示器用于显示。所述图像采集板、副处理板和主处理板之间均通过HRS板间连接器连接，每个板上有四个定位孔，定位孔可配合螺丝22用于加固连接。
如图2所示，图像采集板为整个装置的第一层，包括CMOS传感器1、LDO供电模块2、3、4、MCS-51单片机5和板间连接器6-A。LDO供电模块2采用R1131N181D芯片，LDO供电模块4采用R1131N121D芯片，LDO供电模块3采用TPS74801芯片，三个LDO模块分别将主处理板上经过DC-DC转换之后的5V电压进一步转换为CMOS传感器运行所需要的1.8V、1.2V、3.3V电压，使用LDO模块为CMOS传感器供电，有效CMOS传感器避免了成像噪声；使用MCS-51单片机型号为EFM8UB10F16G-C-QFN20R，MCS-51单片机通过IIC总线对CMOS传感器芯片的寄存器进行配置。MCS-51单片机与副处理板上的FPGA芯片可通过板间连接器6-A进行串口通信，CMOS传感器采集的原始图像数据通过板间连接器6-A传输到副处理板。
如图3所示，副处理板为整个装置的第二层，包括电压转换模块8、FPGA芯片12、DDR3 SDRAM 7、QSPI FLASH 11、图像编码模块9和板间连接器6-B与10-A。主处理板上经过DC-DC转换之后的3.3V电压通过板间连接器10-A输入到电压转换模块8，电压转换模块8采用MP2459芯片，电压转换模块8将3.3V电压进一步转换为FPGA芯片运行所需要的1.8V、1.0V电压；图像编码模块采用GS2972芯片，主要用于将图像数据转为串行发送；副处理板与图像采集板之间通过板间连接器6-B实现连接，与主处理板之间通过板间连接器10-A实现连接；FPGA芯片接收ARM处理器发送的指令，解析指令中的信息之后产生触发信号并开启计时器，控制CMOS传感器进行所需时长的曝光，之后FPGA芯片读取原始图像数据之后对其进行Bayer解码，解码完成之后的图像经过降噪和其他预处理之后缓存在DDR3 SDRAM 7存储器中，缓存的图像分为两路，一路经过编码之后通过板间连接器发送至主处理板用于处理，另一路进入图像编码模块9进行SDI编码转换成模拟信号之后通过板间连接器连接到主处理板上的SMA接口进一步连接显示器用于显示。
如图4所示，主处理板为整个装置的第三层，包括供电和通信接口15、DC-DC电压转换模块21、降压变换模块19、ARM处理器14、DDR3 SDRAM 13、RS422通信模块20、板间连接器10-B、SMA接口16和JTAG调试接口17、18。供电和通信接口15输入12V电压，经过DC-DC电压转换模块21之后为整个装置提供5V和3.3V电压，DC-DC电压转换模块采用LTM4622芯片，LTM4622是一种双通道降压型开关模式稳压器，可提供双路2.5A输出电流，具有3.6V至20V的宽电压输入；降压变换模块19采用MP2145芯片，其将经过DC-DC转换之后的3.3V电压进一步转换为ARM处理器所需的1.2V电压；副处理板传输过来的用于处理的图像数据通过板间连接器10-A传输到ARM处理器14，并缓存在DDR3 SDRAM 13中，ARM处理器对图像进行平均梯度、亮度计算；RS422通信模块选用业界成熟的RS422通信协议和MAX3490通信芯片，通过供电和通信接口15与上位机进行通信，接收指令，经ARM处理器处理之后结合当前图像信息向FPGA芯片发送曝光控制指令；副处理板转换之后的SDI图像信号通过板间连接器连接到主处理板从而进一步连接到SMA接口并接到通用显示器显示；JTAG调试接口有两个，分别用于FPGA芯片和ARM处理器程序的调试与下载。
任意曝光时长范围为5ms到5000ms，长时间曝光实现基于CMOS传感器的外部触发模式；本发明的方法实现流程图如图5所示，双处理器架构下的任意曝光时长图像采集的过程具体实现步骤如下：
(1)上位机发送指令控制曝光时，由上位机提出曝光请求，将曝光时长参数传给ARM处理器或ARM处理器主动控制曝光；由ARM处理器主动控制曝光时，ARM处理器根据计算得出的均值和梯度信息与预设期望值之间的差，ARM处理器主动修改曝光时长参数；ARM处理器通过串口向FPGA芯片发送曝光控制指令，包括帧头、曝光时长、增益、帧尾；
(2)FPGA芯片解析曝光控制指令之后将配置信息通过串口发送给MCS-51单片机，MCS-51单片机通过IIC总线配置CMOS传感器的寄存器，设置CMOS传感器为外触发模式，外触发模式中曝光时间通过外部触发信号低电平的时间来控制；同时FPGA芯片解析曝光控制指令中的曝光时长之后产生触发信号并开启计时器，控制触发信号产生下降沿出发CMOS传感器开始曝光，到达指定曝光时长之后拉高触发信号，CMOS传感器曝光停止；
(3)CMOS传感器将图像数据通过板间连接器发送至FPGA芯片,FPGA芯片将从CMOS传感器得到的原始Bayer阵列数据进行读取，逐行缓存，对图像进行Bayer解码、降噪和颜色空间转换之后缓存在DDR3 SDRAM存储器中，缓存的图像分为两路，一路经过编码之后通过板间连接器发送至主处理板用于处理，另一路进入图像编码模块进行SDI编码之后再通过板间连接器连接到主处理板上的SMA接口，并连接显示器用于显示。
本发明能够提供一种双处理器架构下的任意曝光时长图像采集装置。可以根据指令对CMOS传感器曝光时间进行准确控制，能够在采集图像数据后快速进行解码、处理和传输，图像传输速度快，延时低，整个装置结构紧凑，操作简单，可重构，适应性好、稳定性强。
本发明说明书中未做详细描述的内容属于本领域专业技术人员公知的现有技术。
提供以上实施例仅仅是为了描述本发明的目的，而并非要限制本发明的范围。本发明的范围由所附权利要求限定。不脱离本发明的精神和原理而做出的各种等同替换和修改，均应涵盖在本发明的范围之内。
Claims (4)
1.一种双处理器架构下的任意曝光时长图像采集装置，其特征在于：包括图像采集板、由FPGA芯片构成的副处理板、由ARM处理器构成主处理板；图像采集板用于采集可见光图像；副处理板用于图像编解码和图像预处理；主处理板为整个装置供电、对图像进行处理和数据通信；
所述图像采集板，包括CMOS传感器、LDO供电模块、MCS-51单片机和板间连接器；采用LDO电源芯片为CMOS传感器供电，使用MCS-51单片机通过IIC总线对CMOS传感器的寄存器进行配置；CMOS传感器对原始图像进行采集，该图像为待解码的数据，经过板间连接器传输到副处理板；CMOS传感器支持外部触发模式，通过配置寄存器实现由外部触发信号控制曝光；
所述副处理板，包括电压转换模块、FPGA芯片、DDR3 SDRAM、QSPI FLASH、图像编码模块和板间连接器；电压转换模块将主处理板经过转换之后的电压进一步转换为FPGA芯片运行所需要的电压，FPGA芯片读取图像采集板采集的原始图像数据之后对其进行Bayer解码，Bayer解码之后的图像经过降噪、增强和颜色空间转换之后缓存在DDR3 SDRAM存储器中，缓存的图像分为两路，一路经过编码之后通过板间连接器发送至主处理板用于处理，另一路进入图像编码模块进行SDI编码，转换成模拟信号之后再通过板间连接器连接到主处理板上的SMA接口，并连接显示器用于显示；
所述主处理板，包括供电和通信接口、DC-DC电压转换模块、降压变换模块、ARM处理器、DDR3 SDRAM、RS422通信模块、板间连接器、SMA接口和JTAG调试接口；供电和通信接口输入12V电压，经过DC-DC电压转换模块之后为整个装置提供稳定的电压和电流；降压变换模块将经过DC-DC转换之后的电压进一步转换为ARM处理器所需的电压；用于处理的图像数据通过板间连接器传输到ARM处理器，ARM处理器将接收图像缓存在DDR3 SDRAM中，并对图像进行均值和梯度计算，确定图像灰度分布；ARM处理器主动控制曝光时长，根据灰度信息与预设期望值之间的差，主动修改曝光时长参数并通过串口向FPGA芯片发送曝光控制指令；RS422通信模块通过供电和通信接口与上位机进行通信，接收控制曝光指令；用于显示的图像数据通过板间连接器连接到副处理板，再进一步连接到SMA接口并接到显示器显示；两个JTAG调试接口，分别用于FPGA芯片和ARM处理器的调试。
2.根据权利要求1所述的双处理器架构下的任意曝光时长图像采集装置，其特征在于：所述图像采集板、副处理板和主处理板由三层大小相同的电路板紧凑堆叠而成，图像采集板、副处理板和主处理板两两之间均通过HRS板间连接器连接，每块板子上均有四个定位孔，用于固定，装置整体尺寸小于。
3.根据权利要求1所述的双处理器架构下的任意曝光时长图像采集装置，其特征在于：任意曝光时长范围为5ms到5000ms；任意时长的曝光基于CMOS传感器的外部触发模式，由上位机发送指令控制ARM处理器发出指令，或者由ARM处理器主动发出指令；FPGA芯片接收并解析指令之后控制MCS-51单片机通过IIC总线对CMOS传感器的寄存器进行配置；FPGA芯片产生触发信号控制CMOS传感器曝光。
4.一种根据权利要求1所述的双处理器架构下的任意曝光时长图像采集装置的采集方法，其特征在于：实现步骤如下：
(1)上位机发送指令控制曝光时，由上位机提出曝光请求，将曝光时长参数传给ARM处理器或ARM处理器主动控制曝光；由ARM处理器主动控制曝光时，ARM处理器根据计算得出的均值和梯度信息与预设期望值之间的差，ARM处理器主动修改曝光时长参数；ARM处理器通过串口向FPGA芯片发送曝光控制指令，包括帧头、曝光时长、增益、帧尾；
(2)FPGA芯片解析曝光控制指令之后将配置信息通过串口发送给MCS-51单片机，MCS-51单片机通过IIC总线配置CMOS传感器的寄存器，设置CMOS传感器为外触发模式，外触发模式中曝光时间通过外部触发信号低电平的时间来控制；同时FPGA芯片解析曝光控制指令中的曝光时长之后产生触发信号并开启计时器，控制触发信号产生下降沿触发CMOS传感器开始曝光，到达指定曝光时长之后拉高触发信号，CMOS传感器曝光停止；
(3)CMOS传感器将图像数据通过板间连接器发送至FPGA芯片，FPGA芯片将从CMOS传感器得到的原始Bayer阵列数据进行读取，逐行缓存，对图像进行Bayer解码、降噪和颜色空间转换之后缓存在DDR3 SDRAM存储器中，缓存的图像分为两路，一路经过编码之后通过板间连接器发送至主处理板用于处理，另一路进入图像编码模块进行SDI编码之后再通过板间连接器连接到主处理板上的SMA接口，并连接显示器用于显示。
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