CN115938417A - 用于高时延设计的低功率且面积优化的经分频时钟移位器方案 - Google Patents

用于高时延设计的低功率且面积优化的经分频时钟移位器方案 Download PDF

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Abstract

本申请涉及用于高时延设计的低功率且面积优化的经分频时钟移位器方案。一种存储器装置，其包含存储器单元，所述存储器单元根据具有第一时钟频率的第一时钟信号进行操作且基于数据存取时间进行存取。所述存储器装置可包含用于基于所述数据存取时间延迟存取命令的时钟移位器电路。所述时钟移位器电路包含移位寄存器电路和相位校正电路。所述移位寄存器电路使用具有所述第一时钟频率的某一分数的第二时钟信号来延迟所述存取命令。所述相位校正电路使用所述第一时钟频率的所述分数从所述移位寄存器电路接收所述存取命令，基于所述存取命令的相位信息而延迟所述存取命令，且基于所述数据存取时间使用所述第一时钟频率将所述存取命令输出到所述存储器单元。

Description

用于高时延设计的低功率且面积优化的经分频时钟移位器方案
技术领域
本公开涉及存储器装置，且更确切地说，涉及用于存储器装置的低功率和面积优化存储器时钟移位器电路的方法和系统。
背景技术
例如随机存取存储器(RAM)装置、动态RAM装置(DRAM)、静态RAM装置(SRAM)、阈值型存储器装置或快闪存储器等不同存储器类型通常用于电子系统中以提供存储器功能性以促进数据处理操作和/或促进可促进数据处理操作的数据存储。为此，这些存储器装置可包含可各自存储一或多个位的信息的多个存储器单元。存储器单元可布置在存储器组的存储器阵列内的可寻址群组(例如，行或列)中。
存储器装置还可包含各种电路，例如时钟电路、存储器控制器电路和时钟移位器电路。存储器装置可基于使用由存储器装置的时钟电路提供的时钟信号进行操作。举例来说，存储器控制器可基于由时钟电路提供的时钟信号的时钟频率速率而接收读取命令、存取存储器单元及传输命令信号和/或数据。不同存储器装置可包含各自提供一或多个时钟信号的不同时钟电路，每一时钟信号具有不同时钟频率速率。在一些情况下，新一代存储器装置可使用具有较快时钟频率速率的时钟电路。尽管如此，存储器装置可使用时钟信号基于与存储器装置相关联的单元存取时间而存取存储器单元。
单元存取时间可指示命令信号(例如，对数据的请求、存储器单元激活信号)到存储器单元的传输与来自存储器单元的所请求数据的返回之间的等待时间。在一些情况下，单元存取时间可与存储器装置的存储器单元、行和/或列的排列相关联。也就是说，存储器装置的单元存取时间可能不直接取决于存储器装置的时钟频率速率。举例来说，在特定情况下，新一代存储器装置可使用具有较快时钟频率速率且具有相同或不成比例地改进的单元存取时间的时钟电路。因而，当存取存储器单元时，时钟移位器电路可延迟命令信号以允许基于单元存取时间返回与先前数据请求相关联的数据。
时钟移位器电路可包含电路(例如，缓冲器电路)以基于单元存取时间和时钟频率速率将命令信号充分延迟时钟循环数目。然而，随着存储器装置的时钟频率速率变得更快，时钟移位器电路可基于使用相同(或不成比例地改进)的单元存取时间来延迟更大数目的数据位。因而，需要改进的时钟移位器电路以通过有效使用存储器装置上的面积和功率来充分延迟命令信号。
发明内容
在一个方面中，本申请提供一种存储器装置，其包括：多个存储器单元，其经配置以根据第一时钟信号的第一时钟频率且基于数据存取时间由存取命令存取；及时钟移位器电路，其经配置以基于所述数据存取时间延迟所述存取命令，其中所述时钟移位器电路包括：移位寄存器电路，其包括多个移位寄存器，所述移位寄存器经配置以：基于具有第二时钟频率的第二时钟信号接收所述存取命令，其中所述第二时钟频率是所述第一时钟频率的某一分数；基于所述第二时钟频率使用所述多个移位寄存器中的一或多个移位寄存器延迟所述存取命令；及使用所述第二时钟信号输出所述存取命令；及相位校正电路，其经配置以：使用所述第二时钟频率从所述移位寄存器电路接收所述存取命令；基于所述存取命令的相位信息及所述第一时钟频率而延迟所述存取命令，以基于所述数据存取时间而输出所述存取命令；及使用所述第一时钟频率输出所述存取命令。
在一个方面中，本申请提供一种时钟移位器电路，其包括：移位寄存器电路，其包括数个移位寄存器，其中所述移位寄存器经配置以根据具有存储器时钟信号的存储器时钟频率的某一分数的经分频存储器时钟信号进行操作以延迟存储器存取命令的数据位；先进先出(FIFO)电路，其经配置以接收所述数据位的相位信息，且将所接收的相位信息提供到相位校正电路；及所述相位校正电路，其经配置以：使用所述存储器时钟频率的所述分数从所述移位寄存器电路接收所述数据位；从所述FIFO电路接收所述相位信息；及在基于所述相位信息而延迟所述数据位之后，使用所述存储器时钟频率输出所述数据位。
在又一方面中，本申请提供一种存储器装置，其包括：三维存储器阵列，其包括阈值型存储器单元，所述阈值型存储器单元经配置以基于存储器存取时间使用具有存储器时钟频率的存储器时钟信号进行存取；移位寄存器电路，其经配置以使用具有所述存储器时钟频率的某一分数的经分频存储器时钟信号来延迟存储器存取命令；先进先出(FIFO)电路，其经配置以与所述移位寄存器电路配合接收和提供所述存储器存取命令的相位信息；及相位校正电路，其经配置以：使用所述经分频时钟信号接收所述存储器存取命令和所述相位信息；使用所述存储器时钟信号以使用具有所述存储器时钟频率的所述存储器时钟信号基于所述相位信息进一步延迟所述存储器存取命令；及使用具有所述存储器时钟频率的所述存储器时钟信号输出所述存储器存取命令以存取所述阈值型存储器单元。
附图说明
在阅读以下详细描述并且参考附图之后可以更好地理解本公开的各个方面，在附图中：
图1为说明根据实施例的存储器装置的框图；
图2为说明根据实施例的包含3D存储器阵列的存储器装置的框图；
图3为说明根据实施例的可由图1和图2的存储器装置使用的时钟移位器电路的框图；
图4为根据实施例的当使用为存储器装置的参考时钟频率的一半的时钟频率时的图3的时钟移位器电路的相位校正电路；
图5为根据实施例的当使用为具有图3的时钟移位器电路的存储器装置的参考时钟频率的一半的时钟频率时的信号的数据时间图；
图6为根据实施例的当使用为存储器装置的参考时钟频率的四分之一的时钟频率时的图3的时钟移位器电路的相位校正电路；且
图7为根据实施例的当使用为具有图3的时钟移位器电路的存储器装置的参考时钟频率的四分之一的时钟频率时的信号的数据时间图。
具体实施方式
下文将描述一或多个特定实施例。为了提供对这些实施例的简洁描述，不在说明书中描述实际实施方案的所有特征。可了解，在任何此类实际实施方案的开发中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现开发者的特定目标，例如服从系统相关的和商业相关的约束，所述约束可从一个实施方案到另一实施方案有所变化。此外，可了解，此类开发工作可能是复杂且耗时的，但对于受益于本公开的一般技术人员来说，这些都是设计、构造和制造中的常规任务。
许多电子系统可采用存储器装置来提供数据存储功能性和/或促进数据处理操作的执行。存储器装置可使用在存储器阵列中分组的电子存储器单元(例如，电容器、触发器、锁存器和/或反相器回路等)存储数据。存储器装置的实例可包含随机存取存储器(RAM)装置、动态RAM(DRAM)装置、静态RAM(SRAM)装置、阈值存储器装置(例如，相变(PC)存储器装置或自选存储器(SSM)装置)和/或快闪存储器。
存储器装置可包含基于由存储器装置的时钟电路提供的时钟信号进行操作的各种组件。存储器装置可基于使用时钟信号的计时读取和写入命令(例如，存取命令)而执行存储器操作，例如读取操作和写入操作。举例来说，存储器装置的存储器控制器可在时钟信号的时钟频率速率下传送读取和写入命令。
存储器装置的不同变型可包含不同存储器时钟电路，每一存储器时钟电路提供一或多个时钟信号，每一时钟信号具有不同时钟频率。在一些情况下，不同代的存储器装置(例如，双数据速率(DDR)存储器装置或使用PC或SSM存储器单元技术的存储器装置)可包含不同存储器时钟电路。因而，存储器装置的不同变型可基于具有不同时钟频率的时钟信号进行操作。举例来说，存储器装置的稍后版本可包含存储器时钟电路，所述存储器时钟电路提供具有比同一存储器装置的先前版本更高的时钟频率的时钟信号。
尽管如此，可基于存储器装置的数据存取时间来存取(例如，读取)存储器装置的存储器单元。数据存取时间可对应于提供对所存储数据的请求与返回来自存储器单元的所请求数据之间的延迟。在一些情况下，可基于用以形成存储器装置的存储器阵列的架构、排列和/或材料而施加存储器装置的数据存取时间。也就是说，数据存取时间可至少部分地独立于时钟信号和时钟信号切换的频率速率。
举例来说，使用交叉点存储器架构的PC或SSM存储器装置可具有与使用DDR存储器架构的DDR存储器装置不同的数据存取时间。尽管如此，在一些情况下，存储器装置的不同变型(例如，代)可基于使用类似架构(例如，交叉点存储器架构、DDR存储器架构等)、排列和/或材料等而具有类似数据存取时间。因此，存储器装置的不同变型(或版本)可具有类似数据存取时间和不同时钟频率速率。
在一个实例中，DDR4存储器装置可使用具有1600兆赫兹(MHz)时钟频率的时钟信号，且DDR5存储器装置可使用具有3200MHz时钟频率的时钟信号。然而，DDR4和DDR5存储器装置可具有相对类似的数据存取时间。因而，在一些情况下，存储器装置的不同变型可基于根据不同时钟频率速率进行操作而使用相同数据存取时间和不同数目的时钟循环来存取相应存储器单元。
在一个实施例中，存储器装置的第一变型可具有15纳秒(nS)的数据存取时间，且使用提供具有1千兆兆赫(GHz)的时钟频率的时钟信号的存储器时钟电路。基于时钟频率，存储器装置可使用具有1nS的波长的一个时钟循环来提供读取命令的每一数据位。因此，存储器装置可基于时钟频率和数据存取时间而将返回存储于存储器单元上的所请求数据延迟15个时钟循环。
在不同实施例中，存储器装置的第二变型可具有15nS的数据存取时间，且使用存储器时钟电路以2GHz的较快时钟频率速率切换时钟信号。举例来说，存储器装置的第二变型与第一变型相比可为稍后一代。在任何情况下，基于时钟频率，存储器装置可使用具有1/2nS的波长的一个时钟循环来提供读取命令的每一数据位。因此，存储器装置可基于时钟频率和数据存取时间而将返回所请求数据延迟30个时钟循环。因而，使用具有相同数据存取时间的较高时钟频率可产生较高数目的延迟时钟循环。
考虑到前述内容，存储器装置可包含时钟移位器电路，所述时钟移位器电路在基于数据存取时间在时钟频率速率的条件下充分延迟存取命令。举例来说，时钟移位器电路可基于数据存取时间和时钟频率而延迟数个时钟循环的读取命令。因而，使用具有相同数据存取时间的较高时钟频率可导致使用能够提供较高数目的延迟时钟循环的移位寄存器电路。
时钟移位器电路可使用例如移位寄存器等锁存电路来延迟存取命令。移位寄存器可包含电容器、触发器、反相器回路等。在一些实施例中，存储器装置可包含具有串联定位的设定数目的移位寄存器(例如，触发器)的时钟移位器电路。在此类实施例中，时钟移位器电路可基于使数据位通过设定数目的移位寄存器而延迟读取命令的每一数据位。也就是说，设定数目的移位寄存器中的每一移位寄存器可将每一数据位延迟一个时钟循环。因此，串联定位的移位寄存器的数目可对应于延迟时钟循环的数目。举例来说，串联定位的30个移位寄存器可提供将每一数据位延迟30个时钟循环。
在一些实施例中，时钟移位器电路还可使用数据位的相位信息(例如，存取命令)来提供较高数目的延迟时钟循环。与常规电路相比，此类时钟移位器电路可为可扩展的以提供用于延迟每一数据位的较高数目的时钟循环，同时使用存储器装置中的较少空间并消耗较低电力。时钟移位器电路可将存取命令的每一数据位与相应数据位的相位信息进行比较，以允许移位寄存器使用具有经频分时钟频率的按比例缩小的时钟信号。
因此，此类时钟移位器电路可基于使用具有与移位寄存器频分的时钟频率的按比例缩小的时钟信号来延迟每一数据位。举例来说，使用具有31个移位寄存器的存储器时钟电路的时钟频率的一半的按比例缩小的时钟信号可导致将每一数据位延迟存储器时钟电路的62个时钟循环。本文中所描述的时钟移位器电路可使用按比例缩小的时钟信号和存取命令的相位信息来提供充分的延迟，同时维持低电力消耗且占据固定(且在一些情况下减小)的覆盖面积，如将了解。
现在转向各图，图1为说明存储器装置10的某些特性的简化框图。在不同实施例中，存储器装置10可为DDR存储器装置(例如，DDR3、DDR4、DDR5等)、交叉点存储器装置或任何其它合适的存储器类型。然而，存储器装置10可包含数个存储器组12。举例来说，存储器组12可包含DDR存储器组(例如，DDR5 SDRAM存储器组)或交叉点存储器组(例如，PC或SSM存储器组)。此外，在一些实施例中，存储器组12可提供于布置在双列直插式存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。举例来说，每一DIMM可包含数个存储器芯片(例如，x8或x16存储器芯片)。
每一存储器芯片可包含一或多个存储器组12。存储器装置10可表示具有数个存储器组12的单个存储器芯片的一部分。在不同实施例中，取决于总体系统的应用和设计，可利用存储器装置10上的存储器组12的不同配置、组织和大小。
存储器装置10可包含命令接口14和输入/输出(I/O)接口16。命令接口14经配置以从耦合到例如处理器或控制器的装置的处理电路接收数个信号(例如，信号18)。处理器或控制器可将各种信号18提供到存储器装置10以促进待写入到存储器装置10或从所述存储器装置读取的数据的传输和接收。作为信号18的实例，处理器或控制器可通过经由CA总线提供对应读取和/或写入命令和地址而请求读取和/或写入操作。
命令接口14可从存储器时钟电路接收一或多个时钟信号。一般来说，存储器装置10可利用外部时钟信号20，其可提供为由真时钟信号(Clk_t)和互补时钟信号(Clk_c)形成的单对或差分对。举例来说，外部时钟信号20的正时钟边沿指代上升真时钟信号Clk_t与下降互补时钟信号Clk_c交叉的点，而负时钟边沿指示下降真时钟信号Clk_t的转变和互补时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常输入在时钟信号的正边沿上，且数据在正时钟边沿和负时钟边沿两者上传输或接收，如将了解。
命令接口14接收外部时钟信号20且产生内部时钟信号CLK信号22。在一些实施例中，CLK信号22可具有为外部时钟信号20的频率的某一分数(例如，除以2、除以4或任何其它可行分数)的频率。CLK信号22可被供应到内部时钟产生器，例如，延迟锁定回路(DLL)电路24。DLL电路24基于所接收的CLK信号22产生相控内部时钟信号LCLK 26。
相控内部时钟信号LCLK 26被供应到例如I/O接口16，并且用作用于确定读取数据的输出定时的定时信号。CLK信号22也可提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，CLK信号22可提供到命令解码器28。命令解码器28可从命令总线30接收命令信号且可对命令信号进行解码以提供各种内部命令。在特定实施例中，命令解码器28可接收CLK信号22且提供具有CLK信号22时钟频率的某一分数(例如，除以2、除以4或任何其它可行分数)的输出时钟信号。
此外，命令解码器28可对命令(例如，读取命令、写入命令、模式寄存器集命令、激活命令等)进行解码，并且经由总线32提供对应于命令的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如，行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每一存储器组12包含提供必需的解码(例如，行解码器和列解码器)的组控制电路34，以及例如定时控制和数据控制的其它特征，以促进进出存储器组12的命令的执行。
存储器装置10基于从例如处理器的外部装置接收到的命令/地址信号36而执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址(CA)总线可为用于容纳命令/地址信号(CA<13:0>)36的14位总线。如上文所论述，使用外部时钟信号20将命令/地址信号36计时到命令接口14。对存储器装置10内的特定存储器组12的存取通过命令在CA<13:0>总线上进行编码。
作为实例，请求来自存储器装置10的数据的处理器可经由输入引脚提供CS启用信号38以向存储器装置10通知其可在总线中可用的CA信号36上操作。为此目的，命令接口14和/或命令解码器32可接收CA信号36以识别与CA信号36中的地址相关联的命令和目标存储器组12。命令解码器28可经由总线32请求与目标存储器组12相关联的组控制电路34以激活与CA信号36中的所请求地址相关联的数据行或数据列。基于经由总线28接收到的命令，组控制电路34可使存储器组12经由数据路径40和I/O接口16提供所请求数据或将经由I/O接口16接收到的在数据路径40中可用的数据存储在存储器组12中。
另外，命令接口14可经配置以接收数个其它命令信号。举例来说，可提供裸片终端上的命令/地址(CA_ODT)信号42以促进存储器装置10内的恰当阻抗匹配。举例来说，在加电期间可使用重置命令(RESET)信号44来重置命令接口14、状态寄存器、状态机等等。命令接口14也可接收命令/地址反相(CAI)信号46，所述CAI信号可经提供以例如取决于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>36的状态。
也可提供镜像(MIR)信号48以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号48可用于多路复用信号以使得其可调换以用于实现信号到存储器装置10的某些路由。还可提供用于促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号50。举例来说，TEN信号可用于将存储器装置10放置到测试模式中以用于连接性测试。
命令接口14也可用于针对可检测到的某些错误将警告信号(ALERT)52提供到系统处理器或控制器。举例来说，警告信号(ALERT)52可在检测到循环冗余校验(CRC)错误的情况下从存储器装置10传输。还可产生其它警告信号52。此外，用于从存储器装置10传输警告信号(ALERT)52的总线和引脚可在某些操作期间被用作输入引脚，所述操作例如使用TEN信号50执行的连接性测试模式，如上文所描述。
可通过经由I/O接口16传输和接收数据信号(DQ信号)54，利用上文所论述的命令/地址信号36和外部时钟信号20将数据发送到存储器装置10和从所述存储器装置发送数据。更确切地说，数据可通过包含多个双向数据总线的数据路径40发送到存储器组12或从所述存储器组检索数据。一般称为DQ信号54的数据IO信号一般在一或多个双向数据总线中传输和接收。
例如电力供应电路(用于接收外部VDD和VSS信号)、模式寄存器(用以限定可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器装置10中。相应地，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。
此外，存储器10可包含时钟移位器电路56。尽管在所描绘的实施例中命令解码器28包含时钟移位器电路56，但应了解，存储器10的不同块可包含时钟移位器电路56。举例来说，命令接口14、命令解码器28、I/O接口16、任何其它组件或组件的任何组合可包含时钟移位器电路56。
图2说明根据本公开的一些实施例的实例存储器装置100。在一些情况下，存储器装置100可类似于上文所描述的存储器装置10。存储器装置100可包含3D存储器阵列102。在一些实施例中，3D存储器阵列102可包含相变(PC)存储器和/或其它基于硫属化物的存储器，例如自选存储器(SSM)。尽管如此，存储器装置100可说明功能相互关系且可能无法表示存储器装置100内的组件的实际物理位置。
3D存储器阵列102可包含可编程以存储不同状态的存储器单元104。在一些实施例中，每一存储器单元104可为可编程的以存储标示为逻辑0和逻辑1的两个状态。然而，在一些实施例中，每一存储器单元104可存储多于两个逻辑状态。在一些实施例中，存储器单元104可包含相变单元(PC单元)，例如3D交叉点(XPoint)存储器单元，或基于硫族化物的存储器单元，例如SSM存储器单元。
因此，在此类实施例中，存储器单元104可包含阈值型存储器单元，且可通过将相应读取或写入阈值电压(VTH)提供到每一目标存储器单元的相应存取线来进行存取。此外，尽管图2中包含的一些元件用数字指示符标记，但其它对应元件可能未被标记，以致力于提高所描绘特征的可见度和清晰度。
3D存储器阵列102可包含彼此邻近(例如，在彼此之上或紧挨着彼此)形成的两个或更多个2D存储器阵列。在一些实施例中，与2D阵列相比，3D存储器阵列102的此类布置可增加相应裸片或衬底上的存储器单元104的数目。因而，使用3D存储器阵列102可降低生产成本、提高存储器装置的性能或这两者。
所描绘的3D存储器阵列102可包含存储器单元104的两个层级(或“层面”)。然而，应了解，在不同实施例中，3D存储器阵列102可包含不同数目的存储器单元层级。也就是说，3D存储器阵列102可不限于存储器单元104的两个层级，且可包含不同数目的层级。存储器单元104的每一层级可经对准或经定位以使得相应存储器单元104可跨越每一层级彼此对准(精确、重叠或近似)以形成存储器单元堆叠106。在一些情况下，存储器单元堆叠106可包含两个PC单元(例如，两个3D XPoint存储器单元)、两个SSM单元或这两者的组合，其中一个安置于另一个上方。
在所描绘的实施例中，存储器单元104的每一行可连接到字线108，且存储器单元104的每一列可连接到位线110。此外，字线108和位线110可大体上彼此垂直以产生存储器单元阵列。此外，存储器单元堆叠106中的两个邻近存储器单元104可共享共同位线110。也就是说，位线110可与每一存储器单元堆叠106的上部存储器单元104的底部电极和下部存储器单元104的顶部电极电子连通。
在其它实施例中，存储器单元104中的每一者(例如，上部存储器单元104和下部存储器单元104)可包含专用位线110。在此类实施例中，存储器单元104可由绝缘层间隔开。3D存储器阵列102中的存储器单元104的其它配置可包含共享具有下部层的字线108的第三层。然而，每一存储器单元104可定位在例如一个字线108和一个位线110的两个导电线的交叉点处。此类交叉点可对应于相应存储器单元104的地址。
可通过在相应字线108与相应位线110的交叉点处施加适当电流或适当电压来存取目标存储器单元104。也就是说，相应字线108和相应位线110可通过相应的读取VTH或写入VTH供能，以便从存储器单元104读取或写入到所述存储器单元。
电极可耦合到相应字线108与位线110之间的存储器单元104。术语电极可指电导体，且在一些情况下，可用作到存储器单元104的电触点。电极可包含提供存储器装置100的元件或组件之间的导电路径的迹线、电线、导电线、导电层等。在一些实施例中，存储器单元104可包含定位在第一电极与第二电极之间的硫族化物合金。硫族化物合金可存储写入到相应存储器单元104的逻辑值(例如，作为逻辑存储装置)。
第一电极的一侧可耦合到字线108，且第一电极的另一侧耦合到硫族化物合金。另外，第二电极的一侧可耦合到位线110，且第二电极的另一侧可耦合到硫族化物材料合金。第一电极和第二电极可包含相同材料(例如，碳)或不同材料。
在特定实施例中，存储器单元104可包含额外电极，以将硫族化物合金分成两个部分。硫属化物合金的第一部分可具有与硫属化物合金的第二部分不同的成分。在一些实施例中，硫族化物合金的第一部分可具有与硫族化物合金的第二部分不同的功能。额外电极的材料可与第一电极和/或第二电极的材料相同(例如碳)或不同。
尽管如此，可通过将选择信号提供到相应字线108和位线110而对存储器单元104执行存储器读取和写入操作。在一些实施例中，选择信号可在3D存储器阵列102的字线108与位线110之间互换。此外，如上文所论述，选择信号可包含根据相应VTH选择的用于从存储器单元104读取或写入到所述存储器单元的相应电压。举例来说，选择信号可包含用于在存储器单元104上写入值的第一电压，而选择信号可包含用于读取存储于存储器单元104上的值的不同电压。
在不同实施例中，字线108和位线110可包含导电材料，例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳、经导电掺杂半导体或其它导电材料、合金、化合物等等。此外，在一些实施例中，存储器单元104的逻辑存储装置可通过选择组件与相应位线110电隔离。在此类实施例中，相应字线108可连接到选择组件。举例来说，选择组件可为晶体管，且字线108可连接到晶体管的栅极。
给字线108供能可产生相应存储器单元104的逻辑存储装置与对应位线110之间的电连接(例如，闭合电路连接)。位线110还可被供能以存取(例如，读取或写入)相应存储器单元104。当读取存储器单元104时，存取存储器单元104后的所得信号可指示相应存储器单元104的所存储的逻辑状态。
在一些实施例中，第一逻辑状态可对应于无电流或小电流，而第二逻辑状态可对应于高于阈值的电流量。在不同实施例中，存储器单元104可包含3D XPoint存储器单元、自选存储器(SSM)单元或具有两个端子的基于硫属化物的存储器。因而，每一3D XPoint存储器单元、SSM单元或基于硫族化物的端子可电连接到相应字线108和相应位线110。
行解码器112和列解码器114可控制存取存储器单元104。举例来说，存储器控制器116可将行地址信号发送到行解码器112以给适当字线108供能。存储器控制器116还可发送列地址信号以给适当位线110供能。举例来说，3D存储器阵列102可包含标记为WL_B1(或WL_T1)到WL_BM(或WL_TM)的多个字线108，以及标记为DL_1到DL_N的多个位线110，其中M和N取决于阵列大小。因此，通过给适当字线108和位线110(例如，WL_B2和DL_3)供能，可在其交叉点处存取相应存储器单元104。
在存取存储器单元104后，感测组件118可读取(或感测)所存储的逻辑状态。举例来说，可通过给对应字线108和位线110功能将电压施加到相应存储器单元104，且所得电流量可确定相应存储器单元104的所存储的逻辑状态。在一个实施例中，当存取存储器单元104时，感测组件118可基于所得电流确定所得电压。所得电压可指示存储器单元104的所存储的逻辑状态。
在一些实施例中，不同电压电平可施加到相应存储器单元104。举例来说，如果施加电压不引起电流流动，那么可施加其它电压直到感测组件118检测到电流。替代地，电压的量值可能会斜升直到检测到电流流动(例如，相应存储器单元104开启、接通、传导电流或变为激活)为止。在其它情况下，可依序施加预定电压，直到检测到电流为止。类似地，电流可施加到存储器单元104，且产生电流的电压的量值可取决于存储器单元104的电阻或阈值电压。然而，应了解，当执行读取和写入操作时，可根据相应的读取和写入VTH来提供此类电压和/电流。
在一些实施例中，感测组件118可为列解码器114的部分。在其它实施例中，感测组件118可定位在不同位置处且电连接到列解码器114。感测组件118可包含各种晶体管或放大器以便检测、放大和/或维持所得电流，所述所得电流可被称为锁存。
接着可经由输入/输出120通过列解码器114输出存储器单元104的所检测到的逻辑状态。图2还说明感测组件122。如所说明，感测组件122可耦合到字线108，且可结合行解码器112操作。举例来说，类似于上文所描述的感测组件118的操作，感测组件122可结合行解码器112操作。
另外，如下文将更详细地描述，感测组件122还可包含用以执行不经由感测组件118执行的额外操作的电路。举例来说，在特定实施例中，感测组件118可执行3D存储器阵列102的目标存储器单元104的搭扣检测。在一些实施例中，列解码器114可包含感测组件122。替代地，感测组件122可连接到列解码器114或可与所述列解码器电子连通。
此外，可通过使用写入命令给相应字线108和位线110供能来设置或写入存储器单元104。在不同实施例中，可将一或多个逻辑值存储于存储器单元104中。列解码器114和/或行解码器112可从存储器控制器116且经由输入/输出120接收待写入到存储器单元104中的一或多者的指示存储器单元地址和数据的写入指令。在一些存储器架构中，存取存储器单元104可降低或破坏所存储的逻辑状态。因此，存储器装置100可在读取操作之后执行重写和/或刷新操作以将原始逻辑状态返回到存储器单元104。
在DRAM中，举例来说，存储器单元104的电容器可在感测操作期间部分或完全地放电，这会破坏所存储的逻辑状态。因此，可在感测操作之后重写逻辑状态。另外，在一些实施例中，给单个字线108供能可引起行中的所有存储器单元104的放电。因此，可能需要重写行中的若干或所有存储器单元104。然而，在例如SSM、PC存储器(例如，3D XPoint存储器)、SSM存储器、FeRAM或3D NAND存储器等其它非易失性存储器中，存取存储器单元104可能不会破坏逻辑状态，且因此可能不需要在存取之后重写存储器单元104。
在操作中，存储器控制器116可通过各种组件控制存储器单元104的存储器操作(例如，读取、写入、重写、刷新、放电)。举例来说，存储器控制器116可控制行解码器112、列解码器114、感测组件118、感测组件122和可能未在所描绘的实施例中展示的其它组件的操作。在一些情况下，行解码器112、列解码器114、感测组件118和感测组件122中的一或多者可与存储器控制器116处于相同位置。基于接收到读取/写入命令，存储器控制器116可产生行地址信号和列地址信号，以便给所要字线108和位线110供能。此外，存储器控制器116还可产生并控制在存储器装置100的操作期间使用的各种电压或电流。
在一些实施例中，存储器控制器116可产生命令且将所述命令传输到图1的命令接口14。在替代或额外实施例中，存储器控制器116可包含图1的命令接口14。此外，在特定实施例中，输入/输出120可包含I/O接口16、命令接口14、两者或关于图1所描述的任何其它存储器组件。
在任何情况下，存储器控制器116可通过输入/输出120接收用户数据(例如，输入数据)，所述输入/输出可为耦合到存储器装置100的连接器的物理连接或路径。在一些实施例中，当执行存储器读取操作时，存储器控制器116可从存储器单元104读取先前用户数据，写入新用户数据，且将新用户数据与先前用户数据一起合并到时钟移位器电路56的存储器寄存器(例如，移位寄存器)(上文关于图1所描述)中。此后，可产生掩码寄存器(MR)信息，其中所述掩码寄存器信息可指示存储于存储器单元104中的先前用户数据位的逻辑值进行切换或不进行切换。
在一些实施例中，存储器控制器116可分别对待使用MR信息写入的第一逻辑值(逻辑“0”)和第二逻辑值(逻辑“1”)的数目进行计数。存储器控制器116还可将第一逻辑值和第二逻辑值的数目分别存储到第一计数器和第二计数器中。在一些实施例中，存储器控制器116可根据掩码寄存器信息将编程脉冲施加到存储器单元104。
在一些实施例中，存储器控制器116可自适应地调整存储器装置100的操作以减少错误的存储器操作。一般来说，存储器控制器116可针对存储器装置100的各种操作调整本文中所论述的所施加电压或电流的幅度、形状、极性和/或持续时间。举例来说，在存取操作(例如，复位操作、写入操作和/或读取操作)期间，存储器控制器116可至少部分地基于相应读取/写入VTH而自适应地控制存取电流和/或电压。
此外，存储器100可包含时钟移位器电路56。存储器控制器116、输入/输出120、行解码器112、列解码器114、感测组件118、感测组件122或组件的任何组合可包含时钟移位器电路56，如先前所描述。
现参考图3，相对于本公开的一些实施例描绘时钟移位器电路56。时钟移位器电路56可使用命令的相位信息以及与存储器装置10或100参考时钟信号不同的时钟信号。如将了解，时钟信号可具有经分频时钟频率以基于数据存取时间延迟命令。如上文所提及，存储器装置10或存储器装置100可包含时钟移位器电路56。
在一些实施例中，存储器控制器116、列解码器114、行解码器112、感测组件118、感测组件122或图2中描绘的此类组件的组合可包含时钟移位器电路56。在一些其它实施例中，命令解码器28、命令接口14、I/O接口16、数据路径40或图1中描绘的此类组件的组合可包含时钟移位器电路56。在任何情况下，时钟移位器电路56可基于使用低电力和小覆盖面积的存储器装置10和/或100的数据存取时间而延迟数个时钟循环的读取命令。
时钟移位器电路56可包含移位寄存器电路130、先进先出(FIFO)电路132、相位校正电路134和模式寄存器电路136。在一些实施例中，可使用移位寄存器电路130、FIFO 132和相位校正电路134来扩展时钟移位器电路56。举例来说，在不同实施例中，时钟移位器电路56可使用移位寄存器电路130、FIFO 132和相位校正电路134针对不同数目的时钟循环延迟读取命令，如将了解。
时钟移位器电路56可基于使用具有不同时钟频率分区的时钟信号来使用单位或多位相位信息。因此，时钟移位器电路56可经配置以基于使用具有不同时钟频率的不同时钟信号来针对不同数目的时钟循环延迟读取命令，其中存储器装置10或100具有类似数据存取时间，如上文所提及且下文详细论述。
在一些实例中，使用恒定数据存取时间，可修改时钟移位器电路56，以基于使用具有较低时钟频率(例如，时钟频率除以2、4、8等)的时钟信号将读取命令延迟较高数目的时钟循环。移位寄存器电路130可包含电路，例如串联定位的数个触发器，以使用具有较低时钟频率的此类较低时钟信号延迟(或移位)读取命令信号的数据位。因此，为了延迟(或移位)读取命令信号的数据位，移位寄存器电路130可接收命令读取(cmd_rd)信号138，其中时钟信号具有经分频时钟频率(div_clk)信号140。
在一些实施例中，移位寄存器电路130可使用div_clk信号140的上升/下降边沿来锁存(输入)cmd_rd信号138，移位通过(或延迟)，且输出cmd_rd_shifted_pre信号144。因此，移位寄存器电路130可基于div_clk信号140的时钟频率进行操作。如上文所提及，div_clk信号140可具有为外部时钟信号20或内部时钟信号(CLK)信号22的某一分数的时钟频率。尽管本文中的实施例相对于CLK信号22描述为参考时钟信号，但应了解，类似或不同实施例可将外部时钟信号20用作参考信号。
在任何情况下，命令解码器28可包含用以接收CLK信号22(或在不同实施例中为外部时钟信号20)且产生div_clk信号140的电路。在替代或额外实施例中，DLL电路24可接收CLK信号22，产生div_clk信号140并将所述div_clk信号提供到移位寄存器电路130。在又一替代或额外实施例中，CLK信号22可包含div_clk信号140。然而，div_clk信号140可具有为CLK信号22(或外部时钟信号20)的一半(1/2)、四分之一(1/4th)、八分之一(1/8th)或某一其它分数的时钟频率。
移位寄存器电路130还可从模式寄存器电路136接收tRL信号142。tRL信号142可通过将数个延迟时钟循环提供到移位寄存器电路130而提供数据时延值。在一个实施例中，移位寄存器电路130可使用包含在移位寄存器电路130内的数个移位寄存器，用于基于tRL信号142(例如31、63、127等)来延迟cmd_rd信号138的数据位。在替代或额外实施例中，移位寄存器电路130可包含经预配置或固定数目的移位寄存器。
在任何情况下，移位寄存器电路130可根据div_clk信号140进行操作。因此，移位寄存器电路130的每一移位寄存器可使用div_clk信号140将cmd_rd 138数据位延迟一个时钟循环。移位寄存器电路130可使用div_clk信号140来计时输入(输入)cmd_rd信号138，通过移位寄存器移位cmd_rd信号138的数据位，并计时输出(输出)cmd_rd_shifted信号146。
移位寄存器电路130可将cmd_rd_shifted_pre信号144输出到相位校正电路134，与CLK信号22(参考时钟信号)相比为同相(对准)或异相。此外，移位寄存器电路130可将shift_start_finish信号152提供到FIFO 132，所述信号指示计时输入cmd_rd信号138的开始、计时输出cmd_rd_shifted_pre信号144的开始、计时输入cmd_rd信号138的结束、时钟计时输出cmd_rd_shifted_pre信号144的结束，或其任何组合。
在所描绘的实施例中，命令解码器28还可提供(或产生)命令相位(cmd_phase)信号148。在替代或额外实施例中，可由存储器装置10或存储器装置100的不同电路产生cmd_phase信号148。在任何情况下，当cmd_rd信号138开始时，cmd_phase信号148可提供指示div_clk信号140和CLK信号22的相对位置的相位信息。因而，相位校正电路134可使用相位信息以基于cmd_rd_shifted_pre信号144和cmd_phase信号148输出cmd_rd_shifted信号146，如将了解。
cmd_phase信号148可包含1、2或其它数目的数据位，以基于div_clk信号140相对于CLK信号22(或参考时钟信号)的相对时钟频率而提供充分的相位信息。举例来说，当div_clk信号140具有为CLK信号22的时钟频率的一半的时钟频率时，cmd_phase信号148可包含1个数据位以提供偶数或奇数状态(两个状态)。此外，当div_clk信号140具有为CLK信号22时钟频率的四分之一的时钟频率时，cmd_phase信号148可包含2个数据位(四个状态)。
因此，cmd_phase信号148可在接收到cmd_rd信号138时提供关于div_clk信号140与CLK信号22的对准的充分信息。此外，相位校正电路134可使用cmd_phase信号148以输出与CLK信号22串联(或对准、同相)的cmd_rd_shifted信号146。
尽管如此，FIFO 132可接收cmd_phase信号148、cmd_rd信号138和shift_start_finish信号152。FIFO 132可基于经由指示移位寄存器电路130计时输入cmd_rd信号138的开始的shift_start_finish信号152接收到指示而存储cmd_phase信号148。此外，FIFO 132可将cmd_rd信号138用作时钟信号，以计时输入(输入)cmd_phase信号148。因此，FIFO 132可与存储cmd_rd信号138的移位寄存器电路配合存储cmd_phase信号148。
随后，FIFO 132可基于经由shift_start_finish信号152从移位寄存器电路130接收到指示而以先进先出为基础输出cmd_phase信号148的数据位。举例来说，移位寄存器电路130可使用指示计时输出cmd_rd_shifted_pre信号144的shift_start_finish信号152来提供指示。FIFO 132可使用shift_start_finish信号152以计时输出cmd_phase_shifted信号150。
相位校正电路134可接收cmd_rd_shifted_pre信号144和cmd_phase_shifted信号150以及CLK信号22。相位校正电路134可使用div_clk信号140接收cmd_rd_shifted_pre信号144，且使用CLK信号22输出cmd_rd_shifted信号146。此外，相位校正电路134可基于由cmd_phase_shifted信号150提供的相位信息进一步延迟cmd_rd_shifted_pre信号144。
也就是说，基于cmd_phase_shifted信号150，相位校正电路134可延迟cmd_rd_shifted_pre信号144以使输出信号(cmd_rd_shifted信号146)与CLK信号22同相而不丢失信息。在一些实施例中，相位校正电路134可包含数个移位寄存器以基于CLK信号22延迟cmd_rd_shifted_pre信号144，如将了解。随后，相位校正电路134可使用存储器装置10和/或100的内部时钟信号(CLK信号22或任何其它参考时钟信号)的时钟频率来输出cmd_rd_shifted信号146。
在时钟移位器电路56的第一实例中，移位寄存器电路130可使用div2_clk信号，其中31个移位寄存器定位于移位寄存器电路130中。div2_clk信号可具有为CLK信号22的时钟频率的一半(除以2)的时钟频率。此外，31个移位寄存器可使用div2_clk信号提供31个延迟时钟循环。也就是说，31个延迟时钟循环的每一延迟时钟循环的持续时间可为更长的且对应于CLK信号22的2个时钟循环延迟。因此，31个移位寄存器可基于CLK信号22将cmd_rd信号138延迟62个时钟循环。
在一些情况下，通过使用div2_clk信号计时输入cmd_rd信号138，移位寄存器电路130可相对于CLK信号22异相地计时输入cmd_rd信号138。因此，相位校正电路134可使用CLK信号22提供一或多个额外的延迟时钟循环以使输出信号同相。在一些实施例中，相位校正电路134可包含一或多个移位寄存器，以提供一或多个额外的延迟时钟循环。在任何情况下，时钟移位器电路56可使用定位于移位寄存器电路130中的31个移位寄存器的div4_clk信号和定位于相位校正电路134中的一或多个移位寄存器的CLK信号22来延迟cmd_rd信号138。因此，时钟移位器电路56可基于CLK信号22(tRL＝64)将cmd_rd信号138延迟64个时钟循环。
在第二实例中，移位寄存器电路130可使用定位于移位寄存器电路130中的63个移位寄存器的div2_clk信号。63个移位寄存器可使用div2_clk信号提供63个延迟时钟循环。63个延迟时钟循环的每一延迟时钟循环的持续时间对应于CLK信号22的2个时钟循环延迟。也就是说，移位寄存器电路130可使用CLK信号22提供126个延迟时钟循环。
类似于第一实例，通过使用div2_clk信号计时输入cmd_rd信号138，移位寄存器电路130可相对于CLK信号22异相地计时输入cmd_rd信号138。因此，相位校正电路134可使用CLK信号22提供一或多个额外的延迟时钟循环以使输出信号同相。在任何情况下，时钟移位器电路56可使用定位于移位寄存器电路130中的63个移位寄存器的div2_clk信号和定位于相位校正电路134中的一或多个移位寄存器的CLK信号22来延迟cmd_rd信号138。因此，时钟移位器电路56可基于CLK信号22(tRL＝128)将cmd_rd信号138延迟128个时钟循环。
在第三实例中，移位寄存器电路130可使用定位于移位寄存器电路130中的31个移位寄存器的div4_clk信号。div4_clk信号可具有为CLK信号22的时钟频率的四分之一(除以4)的时钟频率。此外，31个移位寄存器可使用div4_clk信号提供31个延迟时钟循环。也就是说，31个延迟时钟循环的每一延迟时钟循环的持续时间可为更长的且对应于CLK信号22的4个时钟循环延迟。因此，31个移位寄存器可基于CLK信号22将cmd_rd信号138延迟124个时钟循环。
基于使用div4_clk信号计时输入cmd_rd信号138，移位寄存器电路130可相对于CLK信号22异相地计时输入cmd_rd信号138。因此，相位校正电路134可使用CLK信号22提供一或多个额外的延迟时钟循环以使输出信号同相。在一些实施例中，相位校正电路134可包含数个移位寄存器，以提供一或多个额外的延迟时钟循环。也就是说，时钟移位器电路56可使用定位于移位寄存器电路130中的31个移位寄存器的div4_clk信号和定位于相位校正电路134中的一或多个移位寄存器的CLK信号22来延迟cmd_rd信号138。因此，时钟移位器电路56可基于CLK信号22(tRL＝128)将cmd_rd信号138延迟128个时钟循环。
考虑到前述内容，图4和6描绘相位校正电路134的不同实施例。具体来说，图4描绘相位校正电路134A，其与使用移位寄存器电路130的div2_clk信号相关联以提供cmd_rd_shifted_pre信号144和cmd_phase_shifted信号150。此外，图6描绘相位校正电路134B，其与使用移位寄存器电路130的div4_clk信号相关联以提供cmd_rd_shifted_pre信号144和cmd_phase_shifted信号150。图5为描绘与使用时钟移位器电路56的div2_clk信号相关联的实例信号的数据时间图。此外，图7为描绘与使用时钟移位器电路56的div4_clk信号相关联的实例信号的数据图。
现参考图4，相位校正电路134A可包含两个移位寄存器180和182以及多路复用器(MUX)184。移位寄存器180和182可基于使用div2_clk信号进行操作。如上文所提及，div2_clk信号可具有为内部时钟信号(CLK)22的时钟频率的一半(除以2)的时钟频率。基于使用div2_clk信号，cmd_phase_shifted信号150(以及输入到图3中所示的FIFO132的cmd_phase信号148)可为高(逻辑1或偶数定相)或低(逻辑0或奇数定相)。
基于当存储器装置10或100接收到命令/地址信号36(CA<13:0>)的第一数据位(例如，命令[0]、输入数据的第一部分等)时，cmd_phase_shifted信号150可变为高(偶数定相)或低(奇数定相)。当内部时钟信号(CLK)22的上升(例如，或下降)边沿在存储器装置10或100接收到命令/地址信号36(CA<13:0>)的第一数据位之后或期间与div2_clk信号的上升边沿对准时，cmd_phase_shifted信号150可能变为高(或偶数定相)。替代地，当内部时钟信号(CLK)22的上升边沿在接收到命令/地址信号36(CA<13:0>)的第一数据位之后或期间与div2_clk信号的下降边沿对准时，cmd_phase可变为低(或奇数定相)。
应了解，上文所描述且下文实例中详细描述的CLK信号22的上升边沿与div2_clk信号的上升/下降边沿的对准是相对的而非绝对的。此外，应了解，在不同实施例中，可使用例如外部时钟信号20等任何其它参考时钟信号，而不是CLK信号22。
考虑到前述内容，当使用div2_clk信号时，奇数定相cmd_rd_shifted_pre信号144被锁存为比偶数定相cmd_rd_shifted_pre信号144晚22个时钟循环的一个CLK信号。如上文所提及，移位寄存器电路130可使用div2_clk信号的上升边沿来锁存cmd_rd信号138。因此，cmd_rd_shifted_pre信号144的奇数相位可指示cmd_rd信号138被移位寄存器电路130基于CLK信号22而异相地锁存一个时钟循环。奇数定相cmd_rd_shifted_pre信号144比偶数定相cmd_rd_shifted_pre信号144稍晚锁存。
因此，相位校正电路134A可以不同方式延迟奇数定相和偶数定相cmd_rd_shifted_pre信号144，以将输出信号与CLK信号22对准。举例来说，相位校正电路134A可使用CLK信号22将奇数定相cmd_rd_shifted_pre信号144延迟一个时钟循环，且将偶数定相cmd_rd_shifted_pre信号144延迟两个时钟循环。因此，移位寄存器电路130可使用CLK信号22以特定数目的延迟时钟循环输出cmd_rd_shifted信号146，而不管是否在div2_clk信号的上升边沿或下降边沿接收到命令/地址信号36(CA<13:0>)的第一数据位。
图5描绘实例数据图190，其描绘当使用具有相位校正电路134A的div2_clk信号140A时的上文所描述的信号。在时间194，存储器装置10或100可接收命令/地址信号36(CA<13:0>)的命令[0]。在所描绘的实施例中，CLK 20可为用于时钟移位器电路56的参考时钟信号。在时间194，CLK信号22的上升边沿与div2_clk信号140A的上升边沿对准。因此，cmd_phase信号148可变为高或偶数定相以指示锁存输入命令(命令/地址信号36(CA<13:0>))的参考时间。
基于高cmd_phase信号148，如上文所描述，相位校正电路134A可使用CLK信号22将输出信号(cmd_rd_shifted信号146)延迟2个时钟循环。也就是说，基于高cmd_phase_shifted信号150，在基于CLK信号22的2个延迟时钟循环之后，时钟移位器电路56可在时间196而不是时间198输出cmd_rd_shifted信号146。如上文所提及，时钟移位器电路56可使用相位校正电路134A的移位寄存器182来引起额外延迟。尽管如此，在不同实施例中，相位校正电路134A可将cmd_rd_shifted信号146延迟不同数目的时钟循环以将输出信号与参考时钟信号对准。
基于上文的描述和图3和4中的所描绘电路，应了解，当cmd_phase_shifted信号150为低(或奇数定相)时，时钟移位器电路56还可在时间196输出cmd_rd_shifted信号146。然而，当cmd_phase_shifted信号150为低(奇数定相)时，时钟移位器电路56可绕过移位寄存器182，因为cmd_rd_shifted信号146已经基于CLK信号22延迟了1个时钟循环。也就是说，基于低cmd_phase_shifted信号150，在基于CLK信号22的1个延迟时钟循环之后，时钟移位器电路56可在时间196而不是时间200输出cmd_rd_shifted信号146。
此外，当使用具有div2_clk信号140A的31个移位寄存器时，时间196可为在时间194之后的64个时钟循环，而无关于cmd_phase信号148为偶数还是奇数。在另一实例中，当使用具有div2_clk 140A的63个移位寄存器时，时间196可为在时间194之后的128个时钟循环，而无关于cmd_phase信号148为偶数还是奇数。此外，应了解，所描绘的信号的时间对准是借助于实例且仅出于说明的目的。也就是说，在不同实施例中，所描绘的信号可以不同方式对准以实现相同结果。
现参考图6，相位校正电路134B可包含多路复用器(MUX)218和四个移位寄存器210、212、214和216。移位寄存器210、212、214和216可基于使用div4_clk信号进行操作。如上文所提及，div4_clk信号可具有为参考时钟频率(例如，CLK信号22)的时钟频率的四分之一的时钟频率。基于使用div4_clk信号，cmd_phase_shifted信号150(以及图3的cmd_phase信号148)可包含cmd_phase_shifted信号150A和cmd_phase_shifted信号150B。cmd_phase_shifted信号150A和cmd_phase_shifted信号150B可各自提供一个数据位以指示cmd_rd_shifted_pre信号144到MUX 218的四个可能的相位状态。
cmd_phase_shifted信号150A和150B可基于存储器装置10或100何时接收到命令/地址信号36(CA<13:0>)的第一数据位(例如，命令[0])而指示四个可能状态(例如，0、1、2和3)中的一者。也就是说，cmd_phase信号148可指示四个可能的相位状态中的一者。相位状态中的每一者可指示在存储器装置10或100接收到命令/地址信号36(CA<13:0>)的第一数据位之后或期间，参考时钟信号(例如，CLK信号22)的上升边沿何时与div4_clk信号的上升边沿对准。如上文所提及，上文所描述且下文详细描述的CLK信号22的上升边沿与div4_clk信号的上升/下降边沿的对准是相对的而非绝对的。
考虑到前述内容，当使用div4_clk信号时，四个相位状态中的每一者可指示基于CLK信号22接收到命令/地址信号36(CA<13:0>)的第一数据位的时间差。移位寄存器电路130可使用div4_clk信号的上升边沿来锁存cmd_rd信号138。因此，在最初接收到命令/地址信号36(CA<13:0>)之后，cmd_rd_shifted_pre信号144的相位可基于CLK信号22指示命令/地址信号36(CA<13:0>)是否锁存0、1、2或3个时钟循环。
因此，基于由cmd_phase_shifted信号150A和150B提供的相位状态，MUX 218可分别从移位寄存器210、212、214或216接收cmd_rd_shifted_pre信号144。也就是说，MUX 218可基于相位信息在由移位寄存器210、212、214或216提供的1、2、3或4个延迟时钟循环之后接收cmd_rd_shifted_pre信号144。因而，使用相位校正电路134B的时钟移位器电路56可在设定数目的延迟时钟循环之后输出cmd_rd_shifted信号146。
图7描绘实例数据图230，其描绘当使用具有相位校正电路134B的div4_clk信号140B时的上文所描述的信号。在所描绘的数据图230中，时钟移位器电路56可在时间234接收命令/地址信号36(CA<13:0>)(未图示)的命令[0]。在时间236，CLK信号22的上升边沿与div4_clk信号140B的上升边沿对准。因此，cmd_phase信号148A的第一数据位可保持低(例如，逻辑0)，且cmd_phase信号148B的第二数据位可变为高(例如，逻辑1)。
cmd_phase信号148A和148B可指示在时间234接收输入(命令/地址信号36(CA<13:0>))与在时间236计时输入(或锁存)输入之间的一个时钟循环延迟。因而，基于CLK信号22，时钟移位器电路56可在时间238而不是时间240输出具有一个时钟循环延迟的cmd_rd_shifted信号146。
基于上文的描述和图3和6中的所描绘电路，应了解，当cmd_phase_shifted信号150指示其它值(例如，0、2或3)时，时钟移位器电路56还可在时间238输出cmd_rd_shifted信号146。基于cmd_phase_shifted信号150A和150B的值，时钟移位器电路56可绕过移位寄存器212、214和/或216。
此外，当使用具有div4_clk信号140B的31个移位寄存器时，时间238可为时间234之后的128个时钟循环，而无关于指示0、1、2或3的cmd_phase信号148。在另一实例中，当使用具有div4_clk 140B的63个移位寄存器时，时间238可为时间234之后的256个时钟循环，而无关于cmd_phase信号148的值。此外，应了解，所描绘的信号的时间对准是借助于实例且仅出于说明的目的。也就是说，在不同实施例中，所描绘的信号可以不同方式对准以实现相同结果。
尽管在本公开中阐述的实施例可易于有各种修改和替代形式，但是已经在附图中借助于实例展示了特定实施例并且已经在本文中对其进行了详细描述。然而，可理解，本公开并不意图限于所公开的特定形式。本公开涵盖落入由所附权利要求书限定的本公开的精神和范围内的所有修改、等效物和替代方案。

Claims (20)

1.一种存储器装置，其包括：
多个存储器单元，其经配置以根据第一时钟信号的第一时钟频率且基于数据存取时间由存取命令存取；及
时钟移位器电路，其经配置以基于所述数据存取时间延迟所述存取命令，其中所述时钟移位器电路包括：
移位寄存器电路，其包括多个移位寄存器，所述移位寄存器经配置以：
基于具有第二时钟频率的第二时钟信号接收所述存取命令，其中所述第二时钟频率是所述第一时钟频率的某一分数；
基于所述第二时钟频率使用所述多个移位寄存器中的一或多个移位寄存器延迟所述存取命令；及
使用所述第二时钟信号输出所述存取命令；及
相位校正电路，其经配置以：
使用所述第二时钟频率从所述移位寄存器电路接收所述存取命令；
基于所述存取命令的相位信息及所述第一时钟频率而延迟所述存取命令，以基于所述数据存取时间而输出所述存取命令；及
使用所述第一时钟频率输出所述存取命令。
2.根据权利要求1所述的存储器装置，其中当所述存储器装置接收所述存取命令的第一数据位时，所述相位信息指示所述第二时钟信号的边沿和所述第一时钟信号的边沿的相对位置。
3.根据权利要求1所述的存储器装置，其中所述移位寄存器电路包括先进先出FIFO电路，所述FIFO电路经配置以接收所述存取命令的所述相位信息且将所述相位信息提供到所述相位校正电路。
4.根据权利要求3所述的存储器装置，其中所述FIFO电路经配置以响应于从所述移位寄存器电路接收到信号而将所述相位信息提供到所述相位校正电路。
5.根据权利要求3所述的存储器装置，其中所述相位校正电路包括数个移位寄存器，所述移位寄存器经配置以基于使用所述第一时钟频率进一步延迟所述存取命令。
6.根据权利要求5所述的存储器装置，其中所述相位校正电路经配置以进一步使所述存取命令延迟所述第一时钟信号的时钟循环数目，其中所述时钟循环数目是基于使用所述相位信息绕过数个所述移位寄存器。
7.根据权利要求1所述的存储器装置，其中由所述移位寄存器电路和所述相位校正电路延迟所述存取命令的累积时间是基于所述数据存取时间。
8.一种时钟移位器电路，其包括：
移位寄存器电路，其包括数个移位寄存器，其中所述移位寄存器经配置以根据具有存储器时钟信号的存储器时钟频率的某一分数的经分频存储器时钟信号进行操作以延迟存储器存取命令的数据位；
先进先出FIFO电路，其经配置以接收所述数据位的相位信息，且将所接收的相位信息提供到相位校正电路；及
所述相位校正电路，其经配置以：
使用所述存储器时钟频率的所述分数从所述移位寄存器电路接收所述数据位；
从所述FIFO电路接收所述相位信息；及
在基于所述相位信息而延迟所述数据位之后，使用所述存储器时钟频率输出所述数据位。
9.根据权利要求8所述的时钟移位器电路，其中通过所述移位寄存器电路和所述相位校正电路延迟所述存储器存取命令的所述数据位对应于存储器装置的存储器单元的数据存取时间，其中所述存储器装置包括所述时钟移位器电路。
10.根据权利要求8所述的时钟移位器电路，其中所述相位校正电路经配置以使用所述存储器时钟信号的所述存储器时钟频率基于所述相位信息延迟所述存储器存取命令的所述数据位。
11.根据权利要求8所述的时钟移位器电路，其中所述相位校正电路包括多个移位寄存器，用于基于所述相位信息延迟所述存储器存取命令的所述数据位。
12.根据权利要求11所述的时钟移位器电路，其中所述相位校正电路包括耦合到所述多个移位寄存器的多路复用器，其中所述多路复用器经配置以绕过所述多个移位寄存器中的数个以用于基于所述相位信息延迟所述数据位。
13.根据权利要求8所述的时钟移位器电路，其中当接收到所述存储器存取命令的所述数据位的第一部分时，所述存储器存取命令的所述数据位的所述相位信息指示所述存储器时钟信号与所述经分频存储器时钟信号之间的关系。
14.根据权利要求8所述的时钟移位器电路，其中所述FIFO经配置以与将所述数据位提供到所述相位校正电路的所述移位寄存器电路配合将所述数据位的所述相位信息提供到所述相位校正电路。
15.一种存储器装置，其包括：
三维存储器阵列，其包括阈值型存储器单元，所述阈值型存储器单元经配置以基于存储器存取时间使用具有存储器时钟频率的存储器时钟信号进行存取；
移位寄存器电路，其经配置以使用具有所述存储器时钟频率的某一分数的经分频存储器时钟信号来延迟存储器存取命令；
先进先出FIFO电路，其经配置以与所述移位寄存器电路配合接收和提供所述存储器存取命令的相位信息；及
相位校正电路，其经配置以：
使用所述经分频时钟信号接收所述存储器存取命令和所述相位信息；
使用所述存储器时钟信号以使用具有所述存储器时钟频率的所述存储器时钟信号基于所述相位信息进一步延迟所述存储器存取命令；及
使用具有所述存储器时钟频率的所述存储器时钟信号输出所述存储器存取命令以存取所述阈值型存储器单元。
16.根据权利要求15所述的存储器装置，其中所述经分频存储器时钟信号的所述存储器时钟频率的所述分数为所述存储器时钟信号的所述存储器时钟频率的一半或四分之一。
17.根据权利要求15所述的存储器装置，其中当通过所述存储器装置接收到所述存储器存取命令时，所述相位信息指示所述存储器时钟频率与所述存储器时钟频率的所述分数之间的关系。
18.根据权利要求15所述的存储器装置，其中所述FIFO电路经配置以基于从所述移位寄存器电路接收到指示而将所述相位信息提供到所述相位校正电路。
19.根据权利要求15所述的存储器装置，其中所述FIFO电路经配置以与将所述存储器存取命令提供到所述相位校正电路的所述移位寄存器电路配合将所述存储器存取命令的所述相位信息提供到所述相位校正电路。
20.根据权利要求15所述的存储器装置，其中所述存储器装置为阈值存储器装置。
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