CN115906748A - 一种基于滑动窗口和离散差分进化算法的3d布局优化方法 - Google Patents
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Abstract
本发明涉及集成电路技术领域,具体的说是一种基于滑动窗口和离散差分进化算法的3D布局优化方法。在进行优化时,首先读入电路网表、当前两个Die的尺寸以及标准单元的规格,然后进行优化。对比传统的各种2D布局优化算法,本发明能够有效处理3D芯片布局问题。通过滑动窗口策略在Top和Bottom两个Die中交替的滑动窗口,针对3D堆叠技术中两个面对面的Die的放置提供了一个有效的解决方案,且通过离散差分进化算法来进一步优化放置结果,通过不断地重新组合Cells的放置顺序来获得最优的布局方案。在连接终端的布局问题中,网格化预处理方案能够以O(n)的时间复杂度完成跨Die的Nets与连接终端的一一对应过程,能够有效处理大规模集成电路的布局优化问题。
Description
技术领域
本发明涉及一种基于滑动窗口和离散差分进化算法的3D布局优化方法,属于集成电路技术领域。
背景技术
集成电路产业遵循着摩尔定律,以18个月晶体管数量增加一倍同时成本维持不变的准则,快速蓬勃发展。近年来,集成电路的特征尺寸已经缩减到了10nm这一级别甚至以下,单张芯片中甚至集成了上亿数量的晶体管。随着特征尺寸不断变小,材料的物理极限是晶体管的进一步集成不得不面临的困难。传统的芯片由于只考虑了在二维芯片横向上的排布问题,性能已经渐渐趋于饱和,因此3D芯片堆叠技术应运而生。根据堆叠方法,当前3D芯片堆叠技术主要有三种形式:芯片与芯片的堆叠,芯片与圆片的堆叠,圆片与圆片的堆叠,3D堆叠技术的在出现使得集成电路中布局布线部分中的连线长度大大缩减。
但多个裸片(Die)之间的布局及布线问题逐渐成为了影响3D IC性能的主要因素之一。传统的一些布局算法在处理2D布局问题中取得不错的效果,如:
1)基于时钟树的布局优化方法。根据时钟树中门控单元和时序单元的连接关系来对所有标准单元(std ce l l s)进行放置,但忽略了布局之后布线的长度等问题。
2)基于启发式搜索的布局优化方法。如模拟退火方法,其能够很好的获得划分结果的全局最优,但往往需要大量时间来迭代直至收敛。
3)基于强化学习的布局优化方法。强化学习是近年被用作布局优化算法中,能够在较短时间内获得一个较优秀的结果,但事先需要大量真实数据来训练模型。
尽管以上技术以不同的方式实现了2D布局问题中标准单元的放置,但这些传统的布局布线是二维的,只考虑了X轴和Y轴两个方向。而在3D芯片中,需要考虑面对面的两个堆叠芯片之中的布局,且现有的EDA软件不支持三维的布局布线。因此如何实现3D IC中布局布线的设计成为了亟需解决的问题。
有鉴于此特提出本发明。
发明内容
本发明的目的就在于为了解决上述问题而提供一种基于滑动窗口和离散差分进化算法的3D布局优化方法,有效的处理3D芯片布局问题。其中的滑动窗口策略在Top和Bottom两个Die中交替的滑动窗口,在此基础上,通过离散差分进化算法跳出局部最优并向着全局最优收敛的能力,通过不断地重新组合Ce l l s的放置顺序来获得最优的布局方案。
本发明通过以下技术方案来实现上述目的,一种基于滑动窗口和离散差分进化算法的3D布局优化方法,在进行优化时,首先读入电路网表(Net l i st)、当前两个Die的尺寸、标准单元的规格,然后进行优化时,包括以下步骤:
步骤一、判断当前Die是否能够划分,当为否时,进行跳转至步骤八,在为是时,进行下一步;
步骤二、划分当前Di e,生成9个子Die;
步骤三、根据网表构建无向加权图;
步骤四、将无向加权图划分为多个社团;
步骤五、以滑动窗口策略将不同社团中的Nets分别放置入不同子Di e;
步骤六、使用离散差分进化算法对布局结果进行优化;
步骤七、根据Nets与子Di e的对应关系,生成子网表,且生成子网表后,进行返回步骤一,进行重新判断;
步骤八、网格化预处理所有连接终端可能出现的位置,当步骤一中判断为否时,进行跳转;
步骤九、为所有跨Die的连接贪心的选择最近的连接终端位置,并放置连接终端。
进一步的,在步骤一中,当前Die在3D芯片布局问题中同时包括TopDi e和BottomDi e,依据当前Di e的宽度与最大标准单元的宽度,判断当前Di e是否能够划分为多个子Die,若当前Die的宽度大于最大标准单元宽度的三倍,执行步骤二,否则完成全局布局,执行步骤八。其中,当前Di e除了最初数据读入中的原始Die之外,还有包括上一层迭代中划分出的多个子Die。在步骤二中,将当前Top和Bottom两个Di e按宽度分别分为三个区域,对划分出的三个区域,按当前Top和Bottom两个Die中行(Row)的规格进行三分化,以最终获得9个Top子Di e和9个Bottom子Die。在步骤三中,网表中通常列出了不同Ce l l s中不同引脚(Pi n)的连接关系,并以一个网(Net)表示,每个Net说明了两个及以上Ce l l s中Pi n的连接关系。以Net为基本单位,并将其构建成节点,若两个Net中含有一个相同的Cel l,则认为这两个节点有一条连接关系,并为两节点边的权值加一,最终构成了无向有权图G={V,E,W},其中V={v1,v2,…,vn}表示网表中n个Nets构成的节点的集合,E={(vi,vj)|vi∈V,vj∈V,and i≠j}表示边的集合,且W={wij}表示节点vi和vj之间边的权值的集合。在步骤四中,在得到一个无向加权图之后,连接较为密切的节点意味着这些Net具有更为紧密的连接关系。使用社团检测算法Louvai n将无向加权图划分为多个社团,每个社团中的节点连接十分密切,而各个社团之间的连接较为稀疏。将原本无序的Net l i st划分为了多个关系密切的社团,社团中的Ce l l s放在较近的位置,从而减少了布局后的布线长度,且在步骤五中,以滑动窗口策略的思想来将每一个Ce l l合理的放入子Die,窗口在TopDie和BottomDie中交替滑动,合理利用芯片布局3D特性并优化最终的布局线长。
进一步的,在步骤六中,在滑动窗口策略的初步放置完成之后,进一步对放置结果进行优化,采用离散差分进化算法来对放置顺序进行优化,其具体优化分为两部分:
A、首先是在9个子Di e中的放置顺序,每一个子Die中已放置的Ce l l都有与其他子Die中的Ce l l存在有连接关系,从{0,1,2,3,4,5,6,7,8}九个数中找到一个最优的排列顺序,使宏观放置后的最终线长最短,在求得最短的宏观放置顺序后,预放置所有Ce l l,并得到每一个子Die中对应放置Nets信息。
B、然后当前子Die中所有Ce l l s的放置顺序,在得到子Die与对应Nets的信息后,以每一个Ce l l的放置顺序编码,求得在当前子Die中使得最终线长最短的所有Ce l ls的最佳放置顺序。
进一步的,在步骤七中,在每一轮迭代中会产生9个子Die和子Di e中放置的所有Nets,根据9个子Die与其所放置的Nets的对应关系,生成9个子网表,产生的所有子Die与子网表均置入下一阶段迭代继续优化。在步骤八中,连接终端Termi na l负责为跨Die的Nets提供连接通道,以每个连接终端需要的空间为单位,网格化Die中的所有区域,确保所有连接终端之间不会拥塞。网格化后的所有区域表示该区域为一个连接终端的候选区域,用一个标志位F l ag来表示,F l ag=1表示该位置已有连接终端,F l ag=0表示该位置为空。在步骤九中,遍历所有Nets,若有Net的连接需要跨Die,则需要为其分配一个连接终端,首先根据Net中所有引脚的坐标计算出一个包围盒(Boundi ngBox),并根据包围盒的中心坐标计算出与该中心坐标距离最近的网格位置。若该网格已有连接终端,即F l ag=1,则查找该网格周围八个网格,若8个候选网格存在空网格,则贪心的选择距离包围盒中心坐标最近的网格,并将F l ag置为1;若没有空网格,则进一步扩大搜索范围,直至找到空网格并建立连接终端。
进一步的,在步骤五中,具体滑动窗口策略的细节如下:
滑动窗口的思想是创建一个窗口,在放置Ce l l s的过程中将Ce l l s放入当前窗口,当窗口中的空余位置不足以放入新的Ce l l后,窗口便开始在TopDi e和BottomDie中交替滑动,直至放完所有的Ce l l s。
以所有Ce l l s的最大宽度作为窗口的宽度,以确保窗口能够至少放入一个Ce ll。由于TopDi e和BottomDi e所采用的技术往往不尽相同,因此以两个Die中具体的高度规格构造出两种规格的窗口,在将Ce l l s放入当前窗口时,可能会由于Ce l l s的规格不同,会在窗口右侧留下部分无法放入一个新的Ce l l的碎片空间,当窗口滑动至大于等于第二列,在构造新的窗口时,会将前一列中的碎片空间也包含进当前窗口,这样有效避免了放置过程中所产生的碎片空间,在窗口滑动的过程中,根据当前窗口左下角的坐标值来确定下一步应当滑动TopDi e或者BottomD i e中的窗口,首先定义标志位UporDown,用0和1来分别表示当前窗口应当向下滑动还是向上滑动,定义TopY、BottomY用以记录当前窗口左下角的坐标值,具体过程如下:
步骤1、初始化TopY=BottomY=0,UporDown=1。
步骤2、判断TopY与BottomY的大小关系,若TopY≤BottomY,则滑动TopD i e中的窗口,并更新TopY;反之滑动BottomDi e中的窗口,并更新BottomY。
步骤3、若当前窗口所剩空间无法放入新的Ce l l时,便需要一个新的窗口,因此开始滑动窗口:此时判断TopY与BottomY的大小关系,若TopY≤BottomY,则滑动TopDi e中的窗口,并更新TopY;若TopY>BottomY,则从BottomD i e中滑动窗口。
步骤4、重复进行步骤3,直至TopDi e和bottomDi e中的窗口均已滑动至D i e的顶端时将UporDown置反,并开始在新的一列中根据UporDown中的值来判断继续向上或向下滑动。
步骤5、重复进行步骤3和步骤4,并以此规律不断滑动窗口,直至所有Ce l l s均放置完毕,获得当前Di e中所有Ce l l s的放置顺序,并将放置顺序提供给后续的离散差分进化算法进一步优化。
进一步的,在步骤六中,使用离散差分进化算法对布局结果进行优化,具体离散差分进化算法的细节如下:
1.编码与解码:针对9个子D i e的放置顺序问题和当前Di e所有Ce l l s的放置顺序问题,以基于顺序的编码方案提供了两种不同的解码方式。
A、9个子Die的放置顺序问题。对9个子Die从零开始编号有{0,1,2,3,4,5,6,7,8},9个数字表示9个子Di e,而九个数字的排列顺序表示Ce l l s应当遵循的放置顺序,以{2,5,4,3,0,1,7,6,8}为例,当2号子Die放入满足Die利用率的Ce l l s之后,接下来应当将Cel l s继续向5号Di e中放置,直至所有Ce l l s均放入当前Di e中,以按照当前顺序放置后计算出所有9个子Die中的布局线长作为评价指标,并最小化布局线长。
B、当前Di e所有Ce l l s的放置顺序问题。在当前Di e放置Ce l l s时,有n个Cel l s需要放置,因此对这些Ce l l s的放置顺序进行编码,在进化中不断对放置顺序进行重新排列,直至找到一个最优放置序列。以当前顺序放置后计算出当前Die中的布局线长作为评价指标,并最小化布局线长;
2.变异策略:针对基于顺序编码的离散问题,沿用标准DE算法的框架,算法中的个体编码为离散的排列π=(π(1),π(2),…,π(n)),n是排列的长度,用πt/ i、Vt i和Ut i分别表示第t次迭代种群中的第i个目标个体、变异个体和试验个体,πb表示算法当前找到的最好解,pm和pc分别表示变异率和交叉率,设计变异个体的产生方式如下:
其中,i nsert(·)表示对排列做一个随机插入移动,即随机选择一个元素,将其插入到其他的某个随机位置上去,pm是变异率,用来控制变异个体通过πb产生的概率,r是[1,NP]间产生的随机整数且r≠i,rand是(0,1)范围内均匀分布的随机数,该变异策略表示,产生的随机数rand小于变异率pm,则通过πb的一次随机插入移动来产生变异个体,否则,对种群中的其他某个随机目标个体进行一次随机插入移动来产生变异个体。
3.交叉策略:试验个体的产生方式如下:
其中,crossover(·)表示对两个个体进行交叉操作,并随机返回一个个体;pc是交叉率,用来控制试验个体通过交叉产生的概率,采用部分匹配交叉(PMX)作为交叉方式。
4.选择策略:产生试验个体之后,与标准DE算法一样,使用一对一的竞争选择方式来更新目标个体,如果试验个体的适应值小于或等于目标个体的适应值,则试验个体替换目标个体,进入下一代的种群中,否则,目标个体仍然保留在种群中,选择操作的表达式为:
本发明的技术效果和优点:对比传统的各种2D布局优化算法,能够有效处理3D芯片布局问题。本发明通过滑动窗口策略在Top和Bottom两个D i e中交替的滑动窗口,针对3D堆叠技术中两个面对面的D i e的放置提供了一个有效的解决方案,且通过离散差分进化算法来进一步优化放置结果,通过不断地重新组合Ce l l s的放置顺序来获得最优的布局方案。在连接终端的布局问题中,网格化预处理方案能够以O(n)的时间复杂度完成跨Die的Nets与连接终端的一一对应过程,能够有效处理大规模集成电路的布局优化问题。
附图说明
图1为本发明的整体流程图;
图2为3D芯片连接线长优势示意图;
图3为迭代的划分当前Di e图;
图4为网表转换为无向加权图示例图;
图5为滑动窗口策略示意图;
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
请参阅图1-5所示,一种基于滑动窗口和离散差分进化算法的3D布局优化方法,在进行优化时,首先读入电路网表(Net l i st)、当前两个Di e的尺寸、标准单元的规格,然后进行优化时,包括以下步骤:
步骤一、判断当前Die是否能够划分,当为否时,进行跳转至步骤八,在为是时,进行下一步;
步骤二、划分当前Di e,生成9个子Die;
步骤三、根据网表构建无向加权图;
步骤四、将无向加权图划分为多个社团;
步骤五、以滑动窗口策略将不同社团中的Nets分别放置入不同子Di e;
步骤六、使用离散差分进化算法对布局结果进行优化;
步骤七、根据Nets与子Di e的对应关系,生成子网表,且生成子网表后,进行返回步骤一,进行重新判断;
步骤八、网格化预处理所有连接终端可能出现的位置,当步骤一中判断为否时,进行跳转;
步骤九、为所有跨Die的连接贪心的选择最近的连接终端位置,并放置连接终端。
在步骤一中,当前Die在3D芯片布局问题中同时包括TopDie和BottomDi e,依据当前Die的宽度与最大标准单元的宽度,判断当前Die是否能够划分为多个子Die,若当前Die的宽度大于最大标准单元宽度的三倍,执行步骤二,否则完成全局布局,执行步骤八。其中,当前Di e除了最初数据读入中的原始Die之外,还有包括上一层迭代中划分出的多个子Die。在步骤二中,将当前Top和Bottom两个Di e按宽度分别分为三个区域,对划分出的三个区域,按当前Top和Bottom两个Di e中行(Row)的规格进行三分化,以最终获得9个Top子Di e和9个Bottom子Die。在步骤三中,网表中通常列出了不同Ce l l s中不同引脚(Pi n)的连接关系,并以一个网(Net)表示,每个Net说明了两个及以上Ce l l s中Pi n的连接关系。以Net为基本单位,并将其构建成节点,若两个Net中含有一个相同的Ce l l,则认为这两个节点有一条连接关系,并为两节点边的权值加一,最终构成了无向有权图G={V,E,W},其中V={v1,v2,…,vn}表示网表中n个Nets构成的节点的集合,E={(vi,vj)|vi∈V,vj∈V,andi≠j}表示边的集合,且W={wi j}表示节点vi和vj之间边的权值的集合,在步骤四中,在得到一个无向加权图之后,连接较为密切的节点意味着这些Net具有更为紧密的连接关系。使用社团检测算法Louvai n将无向加权图划分为多个社团,每个社团中的节点连接十分密切,而各个社团之间的连接较为稀疏。将原本无序的Net l i st划分为了多个关系密切的社团,社团中的Ce l l s放在较近的位置,从而减少了布局后的布线长度。且在步骤五中,以滑动窗口策略的思想来将每一个Ce l l合理的放入子D i e,窗口在TopDi e和BottomDi e中交替滑动,合理利用芯片布局3D特性并优化最终的布局线长。
在步骤六中,在滑动窗口策略的初步放置完成之后,进一步对放置结果进行优化。这里采用离散差分进化算法来对放置顺序进行优化,其具体优化分为两部分:
A、首先是在9个子Di e中的放置顺序。每一个子D i e中已放置的Ce l l都有与其他子D i e中的Ce l l存在有连接关系。从{0,1,2,3,4,5,6,7,8}九个数中找到一个最优的排列顺序,使宏观放置后的最终线长最短。在求得最短的宏观放置顺序后,预放置所有Ce ll,并得到每一个子D i e中对应放置Nets信息。
B、然后当前子Di e中所有Ce l l s的放置顺序。在得到子Di e与对应Nets的信息后,以每一个Ce l l的放置顺序编码,求得在当前子Di e中使得最终线长最短的所有Ce ll s的最佳放置顺序。
在步骤七中,在每一轮迭代中会产生9个子Di e和子Di e中放置的所有Nets,根据9个子Di e与其所放置的Nets的对应关系,生成9个子网表,产生的所有子Di e与子网表均置入下一阶段迭代继续优化。并在步骤八中,连接终端Termi na l负责为跨Di e的Nets提供连接通道。以每个连接终端需要的空间为单位,网格化Di e中的所有区域,确保所有连接终端之间不会拥塞。网格化后的所有区域表示该区域为一个连接终端的候选区域,用一个标志位F l ag来表示,F l ag=1表示该位置已有连接终端,F l ag=0表示该位置为空。在步骤九中,遍历所有Nets,若有Net的连接需要跨Di e,则需要为其分配一个连接终端。首先根据Net中所有引脚的坐标计算出一个包围盒(Bound i ngBox),并根据包围盒的中心坐标计算出与该中心坐标距离最近的网格位置。若该网格已有连接终端,即F l ag=1,则查找该网格周围八个网格,若8个候选网格存在空网格,则贪心的选择距离包围盒中心坐标最近的网格,并将F l ag置为1;若没有空网格,则进一步扩大搜索范围,直至找到空网格并建立连接终端。
在步骤五中,具体滑动窗口策略的细节如下:
滑动窗口的思想是创建一个窗口,在放置Ce l l s的过程中将Ce l l s放入当前窗口,当窗口中的空余位置不足以放入新的Ce l l后,窗口便开始在TopD i e和BottomD ie中交替滑动,直至放完所有的Ce l l s。
以所有Ce l l s的最大宽度作为窗口的宽度,以确保窗口能够至少放入一个Ce ll,由于TopD i e和BottomDi e所采用的技术往往不尽相同,因此以两个D i e中具体的高度规格构造出两种窗口。在将Ce l l s放入当前窗口时,可能会由于Ce l l s的规格不同,会在窗口右侧留下部分无法放入一个新的Ce l l的碎片空间。当窗口滑动至大于等于第二列会将前一列中的碎片空间也包含进当前窗口,这样有效避免了放置过程中所产生的碎片空间。在窗口滑动的过程中,根据当前窗口左下角的坐标值来确定下一步应当滑动TopDi e或者BottomDi e中的窗口。首先定义标志位UporDown,用0和1来分别表示当前窗口应当向下滑动还是向上滑动,定义TopY、BottomY用以记录当前窗口左下角的坐标值,具体过程如下:
步骤1、初始化TopY=BottomY=0,UporDown=1。
步骤2、判断TopY与BottomY的大小关系,若TopY≤BottomY,则滑动TopD i e中的窗口,并更新TopY,反之滑动BottomDi e中的窗口,更新BottomY。
如:若当前窗口所剩空间无法放入新的Ce l l时,便需要一个新的窗口,因此开始滑动窗口,当窗口1无法放入新的Ce l l s时开始滑动窗口,此时判断TopY≤BottomY,因此获得窗口2,并更新TopY,当窗口2无法放入新的Ce l l s是继续滑动窗口,此时TopY>BottomY,因此开始从BottomD i e中滑动窗口,并获得窗口3。
步骤3、重复进行步骤2,直至TopDi e和bottomDi e中的窗口均已滑动至D i e的顶端时将UporDown置反,并开始在新的一列中根据UporDown中的值继续滑动。
步骤4、重复进行步骤2和步骤3,并以此规律不断滑动窗口,直至所有Ce l l s均放置完毕,获得当前Di e中所有Ce l l s的放置顺序,并将放置顺序提供给后续的离散差分进化算法进一步优化。
在步骤6中,使用离散差分进化算法对布局结果进行优化,具体离散差分进化算法的细节如下:
1.编码与解码:针对9个子D i e的放置顺序问题和当前Di e所有Ce l l s的放置顺序问题,以基于顺序的编码方案提供了两种不同的解码方式。
A、9个子D i e的放置顺序问题,对9个子D i e从零开始编号有{0,1,2,3,4,5,6,7,8},9个数字表示9个子Di e,而九个数字的排列顺序表示Ce l l s应当遵循的放置顺序。以{2,5,4,3,0,1,7,6,8}为例,当2号子D i e放入满足D i e利用率的Ce l l s之后,接下来应当将Ce l l s继续向5号Di e中放置,直至所有Ce l l s均放入当前Di e中。以按照当前顺序放置后计算出所有9个子Di e中的布局线长作为评价指标,并最小化布局线长。
B、当前D i e所有Ce l l s的放置顺序,在当前Di e放置Ce l l s时,有n个Ce ll s需要放置,因此对这些Ce l l s的放置顺序进行编码,在进化中不断对放置顺序进行重新排列,直至找到一个最优放置序列。以按照当前顺序放置后计算出当前Di e中的布局线长作为评价指标,并最小化布局线长;
2.变异策略:针对基于顺序编码的离散问题,沿用标准DE算法的框架,算法中的个体编码为离散的排列π=(π(1),π(2),…,π(n)),n是排列的长度,用πt i、Vt i和Ut i分别表示第t次迭代种群中的第i个目标个体、变异个体和试验个体,πb表示算法当前找到的最好解,pm和pc分别表示变异率和交叉率,设计变异个体的产生方式如下:
其中,i nsert(·)表示对排列做一个随机插入移动,即随机选择一个元素,将其插入到其他的某个随机位置上去,pm是变异率,用来控制变异个体通过πb产生的概率,r是[1,NP]间产生的随机整数且r≠i,rand是(0,1)范围内均匀分布的随机数。该变异策略表示,产生的随机数rand小于变异率pm,则通过πb的一次随机插入移动来产生变异个体,否则,对种群中的其他某个随机目标个体进行一次随机插入移动来产生变异个体。
3.交叉策略:试验个体的产生方式如下:
其中,crossover(·)表示对两个个体进行交叉操作,并随机返回一个个体,pc是交叉率,用来控制试验个体通过交叉产生的概率,采用部分匹配交叉(PMX)作为交叉方式。
4.选择策略:产生试验个体之后,与标准DE算法一样,使用一对一的竞争选择方式来更新目标个体。如果试验个体的适应值小于或等于目标个体的适应值,则试验个体替换目标个体,进入下一代的种群中;否则,目标个体仍然保留在种群中,选择操作的表达式为:
对于本领域技术人员而言,显然本发明不限于上述示范性实施例的细节,而且在不背离本发明的精神或基本特征的情况下,能够以其他的具体形式实现本发明。因此,无论从哪一点来看,均应将实施例看作是示范性的,而且是非限制性的,本发明的范围由所附权利要求而不是上述说明限定,因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外,应当理解,虽然本说明书按照实施方式加以描述,但并非每个实施方式仅包含一个独立的技术方案,说明书的这种叙述方式仅仅是为清楚起见,本领域技术人员应当将说明书作为一个整体,各实施例中的技术方案也可以经适当组合,形成本领域技术人员可以理解的其他实施方式。
Claims (9)
1.一种基于滑动窗口和离散差分进化算法的3D布局优化方法,其特征在于:在进行优化时,首先读入电路网表(Netlist)、当前两个Die的尺寸、标准单元的规格,然后进行优化时,包括以下步骤:
步骤一、判断当前Die是否能够划分,当为否时,进行跳转至步骤八,在为是时,进行下一步;
步骤二、划分当前Die,生成9个子Die;
步骤三、根据网表构建无向加权图;
步骤四、将无向加权图划分为多个社团;
步骤五、以滑动窗口策略将不同社团中的Nets分别放置入不同子Die;
步骤六、使用离散差分进化算法对布局结果进行优化;
步骤七、根据Nets与子Die的对应关系,生成子网表,且生成子网表后,进行返回步骤一,进行重新判断;
步骤八、网格化预处理所有连接终端的位置,当步骤一中判断为否时,进行跳转;
步骤九、为所有跨Die的连接贪心的选择最近的连接终端位置,并放置连接终端。
2.根据权利要求1所述的一种基于滑动窗口和离散差分进化算法的3D布局优化方法,其特征在于:在步骤一中,当前Die在3D芯片布局问题中同时包括TopDie和BottomDie,依据当前Die的宽度与最大标准单元的宽度,判断当前Die是否能够划分为多个子Die,若当前Die的宽度大于最大标准单元宽度的三倍,执行步骤二,否则完成全局布局,执行步骤八。
3.根据权利要求2所述的一种基于滑动窗口和离散差分进化算法的3D布局优化方法,其特征在于:在步骤二中,将当前Top和Bottom两个Die按宽度分别分为三个区域,对划分出的三个区域,按当前Top和Bottom两个Die中行(Row)的规格进行三分化,以最终获得9个Top子Die和9个Bottom子Die。
4.根据权利要求3所述的一种基于滑动窗口和离散差分进化算法的3D布局优化方法,其特征在于:在步骤三中,网表中通常列出了不同Cells中不同引脚(Pin)的连接关系,并以一个网(Net)表示,每个Net说明了两个及以上Cells中Pin的连接关系,以Net为基本单位,并将其构建成节点,若两个Net中含有一个相同的Cel l,则认为这两个节点有一条连接关系,并为两节点边的权值加一,最终构成一个无向有权图G={V,E,W}。
5.根据权利要求4所述的一种基于滑动窗口和离散差分进化算法的3D布局优化方法,其特征在于:在步骤四中,在得到一个无向加权图之后,连接较为密切的节点意味着这些Net具有更为紧密的连接关系,使用社团检测算法Louvain将无向加权图划分为多个社团,每个社团中的节点连接十分密切,而各个社团之间的连接较为稀疏。
6.根据权利要求5所述的一种基于滑动窗口和离散差分进化算法的3D布局优化方法,其特征在于:在步骤六中,在滑动窗口策略的初步放置完成之后,进一步对放置结果进行优化,采用离散差分进化算法来对放置顺序进行优化,其具体优化分为两部分:
A、首先是在9个子Die中的放置顺序,每一个子Die中已放置的Cell都有与其他子Die中的Cell存在有连接关系,从{0,1,2,3,4,5,6,7,8}九个数中找到一个最优的排列顺序,使宏观放置后的最终线长最短,在求得最短的宏观放置顺序后,预放置所有Cel l,并得到每一个子Die中对应放置Nets信息;
B、然后当前子Die中所有Cells的放置顺序,在得到子Die与对应Nets的信息后,以每一个Cell的放置顺序编码,求得在当前子Die中使得最终线长最短的所有Cells的最佳放置顺序。
7.根据权利要求6所述的一种基于滑动窗口和离散差分进化算法的3D布局优化方法,其特征在于:在步骤七中,在每一轮迭代中会产生9个子Die和子Die中放置的所有Nets,根据9个子Die与其所放置的Nets的对应关系,生成9个子网表,产生的所有子Die与子网表均置入下一阶段迭代继续优化,在步骤八中,连接终端Terminal负责为跨Die的Nets提供连接通道,以每个连接终端需要的空间为单位,网格化Die中的所有区域,在步骤九中,遍历所有Nets,若有Net的连接需要跨Die,则需要为其分配一个连接终端:首先根据Net中所有引脚的坐标计算出一个包围盒(BoundingBox),并根据包围盒的中心坐标计算出与该中心坐标距离最近且未被占用的网格位置。
8.根据权利要求7所述的一种基于滑动窗口和离散差分进化算法的3D布局优化方法,其特征在于:在步骤五中,具体滑动窗口策略的细节如下;
滑动窗口的思想是创建一个窗口,在放置Cells的过程中将Cells放入当前窗口,当窗口中的空余位置不足以放入新的Cel l后,窗口便开始在TopDie和BottomDie中交替滑动,直至放完所有的Cel ls;
以所有Cells的最大宽度作为窗口的宽度,以确保窗口能够至少放入一个Cel l,由于TopDie和BottomDie所采用的技术往往不尽相同,因此两个Die中窗口高度规格也不尽相同。在将Cells放入当前窗口时,会由于Cells的规格不同,在窗口右侧留下部分无法放入一个新的Cel l的碎片空间,当窗口滑动至大于等于第二列时,会将前一列中的碎片空间也包含进当前窗口,避免放置过程中所产生的碎片空间,在窗口滑动的过程中,根据当前窗口左下角的坐标值来确定下一步应当滑动TopDie或者BottomDie中的窗口,首先定义标志位UporDown,用0和1来分别表示当前窗口应当向下滑动还是向上滑动,定义TopY、BottomY用以记录当前窗口左下角的坐标值,具体过程如下:
步骤1、初始化TopY=BottomY=0,UporDown=1;
步骤2、判断TopY与BottomY的大小关系,若TopY≤BottomY,则滑动TopDie中的窗口,并更新TopY;反之滑动BottomDie中的窗口,并更新BottomY;
步骤3、若当前窗口所剩空间无法放入新的Cel l时,便需要一个新的窗口,因此开始滑动窗口:此时判断TopY与BottomY的大小关系,若TopY≤BottomY,则滑动TopDie中的窗口,并更新TopY;若TopY>BottomY,则从BottomDie中滑动窗口;
步骤4、重复进行步骤3,直至TopDie和bottomDie中的窗口均已滑动至Die的顶端时将UporDown置反,并开始在新的一列中根据UporDown中的值来判断继续向上或向下滑动;
步骤5、重复进行步骤3和步骤4,并以此规律不断滑动窗口,直至所有Cells均放置完毕,获得当前Die中所有Cells的放置顺序,并将放置顺序提供给后续的离散差分进化算法进一步优化。
9.根据权利要求8所述的一种基于滑动窗口和离散差分进化算法的3D布局优化方法,其特征在于:在步骤六中,使用离散差分进化算法对布局结果进行优化,具体离散差分进化算法的细节如下:
1.编码与解码:针对9个子Die的放置顺序问题和当前Die所有Cells的放置顺序问题,以基于顺序的编码方案提供了两种不同的解码方式;
A、9个子Die的放置顺序问题,对9个子Die从零开始编号有{0,1,2,3,4,5,6,7,8},9个数字表示9个子Die,而九个数字的排列顺序表示Cells应当遵循的放置顺序,以当前顺序放置后计算出所有9个子Die中的布局线长作为评价指标,并最小化布局线长;
B、当前Die所有Cells的放置顺序问题,在当前Die放置Cells时,有n个Cells需要放置,因此对Cells的放置顺序进行编码,在进化中不断对放置顺序进行重新排列,直至找到一个最优放置序列,以当前顺序放置后计算出当前Die中的布局线长作为评价指标,并最小化布局线长;
2.变异策略:设计变异个体的产生方式如下:
3.交叉策略:试验个体的产生方式如下:
4.选择策略:产生试验个体之后,使用一对一的竞争选择方式来更新目标个体,如果试验个体的适应值小于或等于目标个体的适应值,则试验个体替换目标个体,进入下一代的种群中,否则,目标个体仍然保留在种群中,选择操作的表达式为:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202211632016.5A CN115906748B (zh) | 2022-12-19 | 2022-12-19 | 一种基于滑动窗口和离散差分进化算法的3d布局优化方法 |
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Publications (2)
Publication Number | Publication Date |
---|---|
CN115906748A true CN115906748A (zh) | 2023-04-04 |
CN115906748B CN115906748B (zh) | 2023-08-01 |
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---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
CN (1) | CN115906748B (zh) |
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PB01 | Publication | ||
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