CN115902588B - 一种射频芯片自检电路及方法 - Google Patents

Abstract

本发明涉及射频通信芯片领域，特别涉及一种射频芯片自检电路及方法，通过设置处理器、接收链路、信号产生电路和衰减电路等，通过射频链路各模拟模块的静态状态自检测试，处理器对结果进行判断，如果有错，则配置自检结果寄存器，结束自检，如果自检结果达标，进入性能自检测试模式，芯片驱动信号产生电路，配置衰减系数，输出测试激励信号到低噪声放大器的测试输入端，处理器就开始接收解调输出信号，并进行解码，如果能正常接收，则芯片正常，如果无法接收，则芯片性能不达标，处理器配置自检结果寄存器，有效的简化了射频芯片的出厂测试，并且能有效的筛查出性能不合格的射频芯片。

Description

一种射频芯片自检电路及方法

技术领域

本发明属于射频通信芯片领域，特别涉及一种射频芯片自检电路及方法。

背景技术

目前的射频芯片一般通过出厂前的CP（晶圆芯片测试）和FT（封装片测试）筛查出不合格芯片。而且如果要筛查出性能不达标的芯片测试成本非常高。

现有技术中，如专利号为201410667543.9，提出的一种射频卡检测电路及其检测方法，其通过设置主控单元、与门电路和天线驱动匹配电路组成的独立的卡检测电路，用于检测射频卡是否进入读卡区域，只有在确认有射频卡进入读卡区域时，才启动射频专用芯片，进行读卡操作，该种射频卡检测电路及其相应检测方法降低了射频产品在工作时的功耗。

但是，由于测试厂的测试环境不足以支持射频芯片苛刻的测试条件，因而一般FT只测试射频芯片的功能，而射频芯片的性能特别是灵敏度在测试机台很难测试。因而交付给客户的产品就存在少量性能较差的不良品。而芯片在客户使用过程中，也没有相应的自检机制，很难及时发现芯片性能下降或失效。

发明内容

针对上述问题，本发明提供了一种射频芯片自检电路，包括：处理器；连接在所述处理器上的接收链路；依次连接在所述接收链路输入端的信号产生电路和衰减电路，其中，所述信号产生电路与处理器连接，及连接在所述接收链路上的发射电路，所述发射电路与所述处理器相连接。

所述接收链路包括：低噪声放大器；连接在所述低噪声放大器上的混频器；连接在所述混频器上的可编程放大电路；连接在所述可编程放大电路上的ADC；连接在所述ADC上的数字调制解调电路，其中，所述数字调制解调电路与处理器相连接。

上述发射电路包括：本振锁相环，及与所述本振锁相环相连接的PA电路。所述低噪声放大器的输入接绑定PAD，输出接混频器的输入端；所述混频器的本振信号输入端接本振锁相环IQ信号的LO_i和LO_Q；所述混频器的I，Q路输出接可编程放大电路的I，Q输入；所述可编程放大电路的I，Q输出接ADC的I，Q输入；所述ADC把模拟IQ信号进行模数转换后，送到所述数字调制解调电路中进行解调。

上述一种射频芯片自检电路，还包括：SW开关电路，所述SW开关电路接所述本振锁相环、PA电路、低噪声放大器、混频器、可编程放大电路、ADC的输出端。所述SW开关电路为模拟信号输出控制电路，其输出接模拟测试信号线diaga。

上述SW开关电路包括：n0、n1、n2，及两个反相器I1和I2；其中，n2的源极接输入端，漏极接n0和n1的漏极；n0的源极接地，n0的栅极接ctln；n1的源极接输出out，n1和n2的栅极接ctlp。

上述信号产生电路为锁相环电路用于产生射频调制信号；所述处理器通过控制信号PLL_T_ctl使PLL_T产生所需要的射频信号Vs，其输出到衰减电路的输入端，所述衰减电路把PLL_T将射频信号Vs衰减到所需的幅度。

上述衰减电路的输出接低噪声放大器的测试输入端RF_T；所述衰减电路通过3级电容分压衰减，并可以通过ct<7:0>控制信号的衰减大小。所述衰减电路包括LDO电路。

上述LDO电路输出一个恒定电压给输入缓冲器供电，缓冲器的输出接电容cm0，其另一端接分压电容C1，及下一级的电容Cm1；C1的另一端接地，Cm1的另一端接Cm2及分压电容阵列C2，C3，C4，C5，C6；C6的另一端接地，C2，C3，C4，C5的另一端分别接NMOS管n0，n1，n2，n3的漏极，NMOS的源极接地，栅极分别接ct<0>，ct<1>，ct<2>，ct<3>；Cm2的另外一段接另外一组分压电容阵列C7，C8，C9，C10，C11，并输出到RF_T；C11的另一端接地，C7，C8，C9，C10的另一端分别接NMOS管n4，n5，n6，n7的漏极，NMOS的源极接地，栅极分别接ct<4>，ct<5>，ct<6>，ct<7>。

另一方面本发明还提出一种射频芯片自检方法，包括如下步骤：

a、将芯片上电复位后，进行芯片配置，电路校准；

b、进行射频链路各模拟模块的静态状态自检测试；

c、静态状态自检结束后，处理器对结果进行判断，如果有错，则配置自检结果寄存器，结束自检，如果自检结果达标，进入性能自检测试模式；

d、芯片驱动信号产生电路，配置衰减系数，输出测试激励信号到低噪声放大器的测试输入端，处理器就开始接收解调输出信号，并进行解码，如果能正常接收，则芯片正常，如果无法接收，则芯片性能不达标，处理器配置自检结果寄存器；

e、结束自检。

本发明提出的一种射频芯片自检电路与现有技术相比，有益效果是：

本发明中通过设置处理器、接收链路、信号产生电路和衰减电路等，通过射频链路各模拟模块的静态状态自检测试，处理器对结果进行判断，如果有错，则配置自检结果寄存器，结束自检，如果自检结果达标，进入性能自检测试模式，芯片驱动信号产生电路，配置衰减系数，输出测试激励信号到低噪声放大器的测试输入端，处理器就开始接收解调输出信号，并进行解码，如果能正常接收，则芯片正常，如果无法接收，则芯片性能不达标，处理器配置自检结果寄存器，有效的简化了射频芯片的出厂测试，并且能有效的筛查出性能不合格的射频芯片。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本发明实施例的射频芯片自检电路图；

图2示出了本发明实施例的衰减电路图；

图3示出了本发明实施例的SW开关电路图；

图4示出了本发明实施例的射频芯片自检流程图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地说明，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例中提供了一种射频芯片自检电路，其包括：处理器、连接在处理器上的接收链路、依次连接在接收链路输入端的信号产生电路和衰减电路。其中，信号产生电路与处理器连接，发射电路及连接在接收链路，发射电路与处理器相连接。

具体的，如图1所示的，接收链路包括低噪声放大器（LNA），混频器（MIXER），可编程放大电路（PGA），ADC，数字调制解调电路。发射电路则包括本振锁相环(PLL_LO)及PA电路。

进一步的，低噪声放大器（LNA），混频器（MIXER），可编程放大电路（PGA），ADC，数字调制解调电路、本振锁相环(PLL_LO)及PA电路的连接关系如下：

低噪声放大器（LNA）的输入接绑定PAD，输出接混频器（MIXER）的输入端，PAD可编程模拟器件，它既属于模拟集成电路，又同可编程逻辑器件一样，可经过编程和配置来改变其内部连接和原器件参数，从而获得所需要的电路功能。混频器（MIXER）的本振信号输入端接本振锁相环(PLL_LO)的IQ信号LO_i，LO_Q，这两个信号相位相差90度。混频器（MIXER）的I，Q路输出接可编程放大电路（PGA）的I，Q输入。可编程放大电路（PGA）的I，Q输出接ADC的I，Q输入。ADC把模拟IQ信号进行模数转换后，送到数字调制解调电路中进行解调。解调后的数据送到处理器进行解码及其他操作。

在一些实施例中，为了进行芯片自检测试，每个接收模块电路都会选择本电路最重要的测试点，输出接SW电路，SW电路是模拟信号输出控制电路，其输出接模拟测试信号线diaga，自检时，处理器通过控制信号T<5:0>控制这些SW电路，每次只会有一个模块的模拟信号送到diaga，并通过SAR-ADC进行模数转换，再送到处理器进行处理。系统通过测试各模块送到diaga的直流信号，可以判断各模块的电路工作是否正常。在芯片出厂测试及上电自检时就可以筛查出功能异常的芯片。

另外，芯片电路静态工作点测试的开关电路SW，其连接关系如图3所示：

SW开关电路由n0，n1，n2及两个反相器组成，n2的源极接输入端，漏极接n0和n1的漏极。n0的源极接地，n0的栅极接ctln。n1的源极接输出out，n1和n2的栅极接ctlp。SW的使能脚en接反相器I1的输入，I1的输出为ctln，并输入到下一个反相器I2的输入，I2的输出接ctlp。en脚在图1中分别接处理器的输出控制T<5:0>。Out输出在图1中都接在diaga模拟信号线上，接SAR_ADC。SW的输入in分别接各接收链路模块的测试信号。

具体的，射频芯片性能的自检测试，是通过图1中设计的信号产生电路（PLL_T）及衰减电路。PLL_T是个锁相环电路用于产生射频调制信号，处理器通过控制信号PLL_T_ctl使PLL_T产生所需要的射频信号Vs，其输出到衰减电路的输入端，衰减电路把PLL_T送过来的射频信号Vs衰减到所需的幅度，在我们这个系统中大概会衰减到1uV的信号幅度。

进一步的，处理器可以控制衰减电路的8个控制位ct<7:0>，从而控制信号的衰减大小。

衰减电路的输出接低噪声放大器（LNA）的测试输入端RF_T。

在一些实施例中，在自检测试时，LNA的输入端RXN，RXP将关闭，测试信号从RF_T送入到接收链路的输入端，测试信号通过LNA放大后送到混频器进行混频后，输出中频信号，PGA对中频信号进行放大及滤波后送到ADC进行模数转换后得到数字中频信号，送到数字调制解调电路中进行解调。解调后的信号，送到MCU进行解码，并进一步对结果进行判断处理。

性能自检测试最关键的电路为衰减电路，其通过3级电容分压衰减，并可以通过ct<7:0>控制信号的衰减大小。其电路如图2所示。其连接关系如下：

LDO电路输出一个恒定电压给输入缓冲器buf供电，这样可以让输入信号的幅度恒定，有益于提高信号的幅度精度，buf电路设计上是两个反相器，这里不再阐述。缓冲器buf的输出接电容cm0，其另一端接分压电容C1，及下一级的电容Cm1。C1的另一端接地，Cm1的另一端接Cm2及分压电容阵列C2，C3，C4，C5，C6。C6的另一端接地，C2，C3，C4，C5的另一端分别接NMOS管n0，n1，n2，n3的漏极，NMOS的源极接地，栅极分别接ct<0>，ct<1>，ct<2>，ct<3>。Cm2的另外一段接另外一组分压电容阵列C7，C8，C9，C10，C11，并输出到RF_T。c11的另一端接地，C7，C8，C9，C10的另一端分别接NMOS管n4，n5，n6，n7的漏极，NMOS的源极接地，栅极分别接ct<4>，ct<5>，ct<6>，ct<7>。

值得说明的是，上述电容衰减的计算方法：

由第一组分压电容阵列c2，c3，c4，c5，c6组成的电容表示为Cd1，

由第二组分压电容阵列c7，c8，c9，c10，c11组成的电容表示为Cd2，

由于电容cm0，cm1，cm2远小于C1，Cd1，Cd2。

因而信号的衰减系数为：

F=Cm0*Cm1*Cm2/(C1*Cd1*Cd2)，

VRF_T=Vs*F，

在本实施例中通过配置ct<7:0>可以改变Cd1和Cd2的电容值，从而改变衰减系数，得到所需的测试信号幅度。由于电容的生产误差，晶圆代工厂控制的非常好，如果设计得当可以控制到0。1%。因而采用电容分压衰减得到的测试信号的幅度的精度，可以控制在合理范围。

在本实施例中，基于上述的一种射频芯片自检电路，提出一种射频芯片自检方法，如图4所示的，包括如下步骤：

（1）芯片上电复位后，先进行芯片配置，电路校准流程，之后开始自检流程。

（2）芯片先进行射频链路各模拟模块的静态状态自检测试，静态自检是串行进行。

（3）先进行PA的静态自检，之后芯片对接收链路各模块依次进行自检测试，并把测试结果存到寄存器中。

（4）静态状态自检结束后,处理器对结果进行判断，如果有错，则配置自检结果寄存器，结束自检。如果自检结果达标，进入性能自检测试模式。

（5）芯片驱动PLL_T模块，配置衰减系数，输出测试激励信号到LNA的测试输入端。之后处理器就开始接收解调输出信号，并进行解码。如果能正常接收，则芯片正常。如果无法接收，则芯片性能不达标，处理器配置自检结果寄存器。

（6）结束自检。

通过上述方法可以有效的筛查出不良品，对于提高产品的品质非常有益。并且让客户的系统能及时发现，由于各种原因，比如：静电，老化，过压等异常事件造成的射频芯片性能恶化或失效。

综上，本实施例中通过设置处理器、接收链路、信号产生电路和衰减电路等，通过射频链路各模拟模块的静态状态自检测试，处理器对结果进行判断，如果有错，则配置自检结果寄存器，结束自检，如果自检结果达标，进入性能自检测试模式，芯片驱动信号产生电路，配置衰减系数，输出测试激励信号到低噪声放大器的测试输入端，处理器就开始接收解调输出信号，并进行解码，如果能正常接收，则芯片正常，如果无法接收，则芯片性能不达标，处理器配置自检结果寄存器，有效的简化了射频芯片的出厂测试，并且能有效的筛查出性能不合格的射频芯片。

尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (3)

1.一种射频芯片自检电路，其特征在于，包括：

处理器；

连接在所述处理器上的接收链路；

信号产生电路和衰减电路依次连接在所述接收链路输入端，其中，所述信号产生电路与处理器连接，及

连接在所述接收链路上的发射电路，所述发射电路与所述处理器相连接；

所述接收链路包括：

低噪声放大器；

连接在所述低噪声放大器上的混频器；

连接在所述混频器上的可编程放大电路；

连接在所述可编程放大电路上的ADC；

连接在所述ADC上的数字调制解调电路，其中，所述数字调制解调电路与处理器相连接；

所述信号产生电路为锁相环电路用于产生射频调制信号；所述处理器通过控制信号PLL_T_ctl使信号产生电路PLL_T产生所需要的射频信号Vs，其输出到衰减电路的输入端，所述衰减电路把PLL_T将射频信号Vs衰减到所需的幅度；所述衰减电路的输出接低噪声放大器的测试输入端RF_T；所述衰减电路通过3级电容分压衰减，并通过衰减电路的8个控制位ct<7:0>控制信号的衰减大小；

所述发射电路包括：本振锁相环，及与所述本振锁相环相连接的PA电路；

所述低噪声放大器的输入接绑定PAD，输出接混频器的输入端；所述混频器的本振信号输入端接本振锁相环IQ信号的LO_i和LO_Q；所述混频器的I和Q路输出接可编程放大电路的I和Q输入；所述可编程放大电路的I和Q输出接ADC的I和Q输入；所述ADC把模拟IQ信号进行模数转换后，送到所述数字调制解调电路中进行解调；

在自检测试时，每个接收链路都会选择本电路最重要的测试点，输出接SW开关电路，SW开关电路是模拟信号输出控制电路，其输出接模拟测试信号线diaga，自检时，处理器通过控制信号T<5:0>控制这些SW开关电路，每次只会有一个模块的模拟信号送到diaga，并通过SAR-ADC进行模数转换，再送到处理器进行处理，低噪声放大器LNA的输入端RXN，RXP将关闭，测试信号从低噪声放大器的测试输入端RF_T送入到接收链路的输入端，测试信号通过LNA放大后送到混频器进行混频后，输出中频信号，可编程放大电路PGA对中频信号进行放大及滤波后送到ADC进行模数转换后得到数字中频信号，送到数字调制解调电路中进行解调。

2.根据权利要求1所述的一种射频芯片自检电路，其特征在于，所述SW开关电路接所述本振锁相环、PA电路、低噪声放大器、混频器、可编程放大电路和ADC的输出端。

3.一种根据权利要求1所述的射频芯片自检电路的射频芯片自检方法，其特征在于，包括如下步骤：

将芯片上电复位后，进行芯片配置，电路校准；

进行射频链路各模拟模块的静态状态自检测试；

静态状态自检结束后，处理器对结果进行判断，如果有错，则配置自检结果寄存器，结束自检，如果自检结果达标，进入性能自检测试模式；

芯片驱动信号产生电路，配置衰减系数，输出测试激励信号到低噪声放大器的测试输入端，处理器就开始接收解调输出信号，并进行解码，如果能正常接收，则芯片正常，如果无法接收，则芯片性能不达标，处理器配置自检结果寄存器；

结束自检。

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