CN115863347A - 具有与2d沟道材料集成的cmos功能的薄膜晶体管 - Google Patents

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Abstract

描述了具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管。在示例中，一种集成电路结构包括第一器件，该第一器件包括第一二维(2D)材料层和围绕第一2D材料层的第一栅极堆叠体。第一栅极堆叠体具有围绕栅极电介质层的栅电极。第二器件堆叠在第一器件上。第二器件包括第二2D材料层以及围绕第二2D材料层的第二栅极堆叠体。第二栅极堆叠体具有围绕栅极电介质层的栅电极。第二2D材料层具有不同于第一2D材料层的成分的成分。

Description

具有与2D沟道材料集成的CMOS功能的薄膜晶体管
技术领域
本公开的实施例属于集成电路结构领域，并且具体而言，涉及具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管。
背景技术
对于过去的几十年，集成电路中的特征的缩放已经成为了持续增长的半导体工业背后的推动力。使特征缩放到越来越小允许在半导体芯片的有限芯片面积上实现提高密度的功能单元。
例如，缩小晶体管的大小允许将更高数量的存储器或逻辑器件结合到芯片上，从而制造出具有提高的容量的产品。但是，不断追求更高的容量并非不存在问题。优化每个器件的性能的必要性变得越来越重要。在集成电路器件的制造中，随着器件尺寸的持续缩小，多栅极晶体管(例如，三栅极晶体管)变得越来越占据主导地位。在常规工艺中，三栅极晶体管一般制作在体块硅衬底上或者制作在绝缘体上硅衬底上。在一些情况下，优选采用体块硅衬底，因为其成本较低并且与现有的高产率体块硅衬底基础设施兼容。然而，对多栅极晶体管的缩放并非没有后果。随着微电子电路系统的这些基本构建块的尺寸的减小并且随着在给定区域中制作的基本构建块的绝对数量的增大，有关用于制作这些构建块的半导体工艺的约束也已经变得无法克服。
薄膜晶体管(TFT)的性能可以取决于很多因素。例如，TFT的操作所能够达到的效率可以取决于该TFT的亚阈值摆幅，其表征实现漏极电流中的给定变化所需的栅极-源极电压的变化量。较小的亚阈值摆幅使TFT能够在栅极-源极电压下降到TFT的阈值电压以下时使TFT能够截止到较低泄漏值。在室温上针对TFT的亚阈值摆幅的常规理论下限是每十年漏极电流变化60毫伏。
常规的现有技术制作工艺中的变化可能限制使这些工艺进一步扩展到(例如)13nm或亚13nm范围的可能性。因此，未来技术节点所需的功能部件的制作可能需要引入新的方法，或者将新的技术整合到当前制作工艺中，或者以新技术替代当前制作工艺。
附图说明
图1示出了根据本公开的实施例的具有与二维(2D)沟道材料集成的CMOS功能的集成电路结构的截面图。
图2A-2G示出了根据本公开的实施例的表示在用于制作具有与二维(2D)沟道材料集成的CMOS功能的集成电路结构的方法中的各项操作的截面图。
图3A-3E示出了根据本公开的另一实施例的表示在用于制作具有与二维(2D)沟道材料集成的CMOS功能的集成电路结构的另一方法中的各项操作的截面图。
图4和图5是根据本文公开的实施例中的一者或多者的包括一个或多个具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管的晶圆和管芯的顶视图。
图6是根据本文公开的实施例中的一者或多者的可以包括一个或多个具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管的集成电路(IC)器件的截面侧视图。
图7是根据本文公开的实施例中的一者或多者的可以包括一个或多个具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管的集成电路(IC)器件组件的截面侧视图。
图8示出了根据本公开的实施例一种实施方式的计算装置。
具体实施方式
描述了具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管。在以下描述中，阐述了很多具体细节，例如具体的材料和工具处理体系，以便提供对本公开的实施例的透彻理解。对本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他情况下，没有详细描述众所周知的特征，例如单重金属镶嵌或双重金属镶嵌处理，以免不必要地使本公开的实施例难以理解。此外，应当理解在图中示出的各种实施例只是例示性的表示并且未必按比例绘制。在一些情况下，将按照对理解本公开最有帮助的方式将各项操作依次描述为多个分立的操作；但是不应将描述顺序推断为暗示这些操作必然是顺序相关的。具体而言，未必按照所给出的顺序执行这些操作。
以下描述中还仅出于参考的目的使用了某些术语，并且因此这些术语并非意图进行限制。例如，诸如“上部”、“下部”、“上方”、“下方”、“底部”和“顶部”等的术语是指附图中提供参考的方向。诸如“正面”、“背面”、“后面”和“侧面”等的术语描述在一致但任意的参照系内部件的部分的取向和/或位置，通过参考描述所论述部件的文字和相关的附图可以清楚地了解这些取向和/或位置。此类术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
本文描述的实施例可以涉及前端(FEOL)半导体处理和结构。FEOL是集成电路(IC)制作的第一部分，其中，在半导体衬底或半导体层中图案化出各个器件(例如，晶体管、电容器、电阻器等)。FEOL一般涵盖直至(但不包括)金属互连层的沉积的所有操作。紧随在最后的FEOL操作之后，结果通常是具有隔离开的晶体管(例如，没有任何导线)的晶圆。
本文描述的实施例可以涉及后端(BEOL)半导体处理和结构。BEOL是IC制作的第二部分，其中，采用晶圆上的布线(例如，一个或多个金属化层)对各个器件(例如，晶体管、电容器、电阻器等)进行互连。BEOL包括用于芯片对封装连接的接触部、绝缘层(电介质)、金属层级和接合部位。在制作阶段的BEOL部分中，形成接触部(焊盘)、互连导线、过孔和电介质结构。对于现代化的IC工艺，可以在BEOL中添加10个以上的金属层。
下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构或者既适用于FEOL处理和结构又适用于BEOL处理和结构。具体而言，尽管示例性处理方案可以是采用FEOL处理情境进行例示的，但是这样的方案同样可以适用于BEOL处理。类似地，尽管示例性处理方案可以是采用BEOL处理情境进行例示的，但是这样的方案同样可以适用于FEOL处理。
本文描述的一个或多个实施例涉及用于CMOS的二维(2D)过渡金属二硫属化物(TMD)堆叠结构。实施例可以包括侧面接触部的使用。实施例可以包括或者涉及前端晶体管、后端晶体管、薄膜晶体管或片上系统(SoC)技术中的一者或多者。
为了提供语境，由于静电和迁移率下降的原因，硅(Si)不能缩小到13nm的栅极长度(Lg)以下。然而，2D TMD场效应晶体管能够缩小到13nm的栅极长度(Lg)以下。照此，堆叠的Si纳米线可能局限于大于13nm的Lg。
根据本公开的一个或多个实施例，描述了将2D TMD工艺集成到堆叠的PMOS之上的NMOS或者NMOS之上的PMOS布置中。可以通过实施本文描述的实施例来实现堆叠的CMOS与2DTMD的面(facial)集成，从而实现摩尔定律的持续。
作为示例性结构，图1示出了根据本公开的实施例的具有与二维(2D)沟道材料集成的CMOS功能的集成电路结构的截面图。
参考图1，集成电路结构100包括第一器件102，例如NMOS器件。第二器件104(例如，PMOS器件)被堆叠在第一器件102上。
第一器件102包括第一多个垂直堆叠的二维(2D)材料层106，例如，MoS2层。第一栅极堆叠体108/110围绕第一多个垂直堆叠的2D材料层106。第一栅极堆叠体108/110具有围绕栅极电介质层110(例如，高k栅极电介质层)的栅电极108(例如，金属栅电极)。第一栅极间隔体112(例如，氮化硼间隔体或掺碳氧化物间隔体)沿第一栅极堆叠体108/110的侧面。电介质帽114(例如，碳化硅帽)位于第一多个垂直堆叠的2D材料层106中的顶部的2D材料层上。源极或漏极接触部116/118沿第一多个垂直堆叠的2D材料层106的侧面。源极或漏极接触部116可以通过导电过孔120耦合至下部电力轨122，例如，如所描绘的。
第二器件104包括第二多个垂直堆叠的二维(2D)材料层126，例如，WSe2层。第二栅极堆叠体128/130围绕第二多个垂直堆叠的2D材料层126。第二栅极堆叠体128/130具有围绕栅极电介质层130(例如，高k栅极电介质层)的栅电极128(例如，金属栅电极)。第二栅极间隔体132(例如，氮化硼间隔体或掺碳氧化物间隔体)沿第二栅极堆叠体128/130的侧面。电介质帽134(例如，碳化硅帽)位于第二多个垂直堆叠的2D材料层126中的顶部的2D材料层上。源极或漏极接触部136/138沿第二多个垂直堆叠的2D材料层126的侧面。源极或漏极接触部136可以通过导电过孔140耦合至下部电力轨142，例如，如所描绘的，例如，导电过孔140可以是在背面显露工艺期间制作的。
第一器件102和第二器件104可以被电介质框架124(例如，氮化硅框架)包围。为了简单起见，描绘了单个电介质框架124。然而，每一器件102和104可以具有其自己的相关联的单独并且分立的电介质框架。在实施例中，第一器件102和第二器件104通过中断层150(例如，由非晶氮化硼构成的层)垂直隔开。在实施例中，导电连接层152(例如，钨过孔或钴过孔)穿过中断层150对第一器件102和第二器件104进行电耦合，从而(例如)提供反相器结构。在另一个实施例中，中断层150使第一器件102与第二器件104完全电隔离。
再次参考图1，根据本公开的实施例，集成电路结构100包括具有第一二维(2D)材料层106和围绕第一2D材料层106的第一栅极堆叠体108/110的第一器件102。第一栅极堆叠体108/110具有围绕栅极电介质层110的栅电极108。第二器件104堆叠在第一器件102上。第二器件104包括第二2D材料层126以及围绕第二2D材料层126的第二栅极堆叠体128/130。第二栅极堆叠体128/130具有围绕栅极电介质层130的栅电极128。第二2D材料层126具有不同于第一2D材料层106的成分的成分。
在实施例中，第一器件102是NMOS器件，并且第二器件104是PMOS器件。在另一个实施例中，第一器件102是PMOS器件，并且第二器件104是NMOS器件。在另一个实施例中，第一器件102是第一PMOS器件，并且第二器件104是第二PMOS器件。在另一个实施例中，第一器件102是第一NMOS器件，并且第二器件104是第二NMOS器件。
在实施例中，第一器件102电耦合至第二器件104，如图所示。在另一个实施例中，第一器件102与第二器件104电隔离。
再次参考图1，根据本公开的另一实施例，集成电路结构100包括具有第一多个垂直堆叠的二维(2D)材料层106的NMOS器件102，所述第一多个垂直堆叠的2D材料层106中的每者包括钼和硫。第一栅极堆叠体108/110围绕第一多个垂直堆叠的2D材料层106，第一栅极堆叠体108/110具有围绕栅极电介质层110的栅电极108。PMOS器件104堆叠在NMOS器件102上。PMOS器件104包括第二多个垂直堆叠的2D材料层126，所述第二多个垂直堆叠的2D材料层126中的每者包括钨和硒。第二栅极堆叠体128/130围绕第二多个垂直堆叠的2D材料层126，第二栅极堆叠体128/130具有围绕栅极电介质层130的栅电极128。
在实施例中，NMOS器件102电耦合至PMOS器件104。在另一个实施例中，NMOS器件102与PMOS器件104电隔离。
在实施例中，第一多个垂直堆叠的2D材料层106是第一多个垂直堆叠的纳米片，并且第二多个垂直堆叠的2D材料层126是第二多个垂直堆叠的纳米片。在另一个实施例中，第一多个垂直堆叠的2D材料层106是第一多条垂直堆叠的纳米线，并且第二多个垂直堆叠的2D材料层126是第二多条垂直堆叠的纳米线。
作为一种示例性处理方案，图2A-2G示出了根据本公开的实施例的表示在用于制作具有与二维(2D)沟道材料集成的CMOS功能的集成电路结构的方法中的各项操作的截面图。
参考图2A，起始结构200包括位于衬底202(例如，硅衬底)上的绝缘体层204(例如，碳化硅层)。通过(例如)各种沉积、图案化和蚀刻工艺将多个器件前体堆叠体206形成在绝缘体层204上。器件前体堆叠体206中的每者包括多个交替的牺牲层208(例如，氧化硅层)和二维(2D)材料层210。垂直相邻的2D材料层210之间的间隔可以是相同的(如图所示)，或者可以是变化的。器件前体堆叠体206中的每者还可以包括电介质帽211，例如碳化硅帽。
在实施例中，2D材料层210由诸如硫化钼(MoS2)、硫化钨(WS2)、硒化钼(MoSe2)、硒化钨(WSe2)、碲化钼(MoTe2)或硒化铟(InSe)的材料构成。在实施例中，2D材料层210具有处于0.6-5纳米的范围内的厚度。在实施例中，每一2D材料层210具有纳米片结构或者纳米带结构(例如，短的水平尺寸大于垂直尺寸)，如图所示。在另一个实施例中，每一2D材料层210具有纳米线结构(例如，垂直尺寸与短的水平尺寸大约相同)。
参考图2B，在图2A的结构上形成电介质框架212，例如，氮化硅框架。在一个实施例中，电介质框架212包括位于其中的腔穴，如图所示，例如，以容纳最终的源极或漏极结构。
参考图2C，通过(例如)选择性湿法蚀刻工艺使牺牲层208横向凹陷，以形成凹陷的牺牲层208A。之后，在所得到的结构之上形成填充材料214。在一个实施例中，填充材料214是或者包括非晶氮化硼。在另一个实施例中，填充材料214是或者包括掺碳氧化物材料。
参考图2D，对填充材料进行蚀刻并且使其凹陷，以提供沿凹陷的牺牲层208A的侧面的凹陷的填充材料214A。在一个实施例中，凹陷的填充材料214A最后作为栅极间隔体保留在最终器件中。在一个实施例中，2D材料层210横向延伸到凹陷的填充材料214A之外，如图所示。
参考图2E，形成与凹陷的填充材料214A相邻并且位于2D材料层210的沿横向延伸到凹陷的填充材料214A之外的部分上的导电接触结构216/218。在实施例中，导电接触结构216/218是源极或漏极接触结构。在一个实施例中，导电接触结构216/218包括衬层216和导电填充物218，如图所示。在特定的此类实施例中，衬层216是或者包括锑(Sb)、铋(Bi)或钌(Ru)、或者包括Sb、Bi或Ru中的一者或多者的合金。在一个实施例中，导电填充物218是或者包括钴(Co)、钨(W)、铜(Cu)或金(Au)。在形成导电接触结构216/218之后，可以制作穿过电介质框架212的开口220，例如，以暴露该结构的侧面，以用于进行替换栅极工艺。
参考图2F，由(例如)通过开口220执行的湿法蚀刻工艺去除凹陷的牺牲层208A。之后，(例如)通过开口220并且在开口220中形成栅极电介质层222，以在2D材料层210的在去除凹陷的牺牲层208A时暴露的部分上形成栅极电介质。栅极电介质层222的材料还可以形成带衬的开口220A，如图所示。
在实施例中，栅极电介质层222是通过原子层沉积(ALD)工艺形成的高k电介质层。在实施例中，栅极电介质层222包括选自由氧化铪、氧化锆、氧化铝铪、氧化铪锆和氧化钛锶构成的集合的电介质材料。
参考图2G，例如，通过开口220A并且在开口220A中在图2F的结构上形成栅电极224，以在形成于2D材料层210的在去除凹陷的牺牲层208A时暴露的部分上的栅极电介质222上形成栅电极。栅电极224的材料还可以填充该带衬的开口220A。之后，通过(例如)平面化工艺去除栅电极224和栅极电介质222的位于电介质帽211上方的部分，从而重新暴露电介质帽211。在栅电极材料保留在开口220中的情况下，所得到的结构可以用于充当栅极接触部。
在实施例中，图2A-2G的过程的所得到的器件或器件层可以用于制作堆叠器件或者堆叠器件层结构。在一个实施例中，所得到的器件或器件层可以被用作联系图1描述的结构中的器件102，例如，可以在其上制作第二器件或器件层。在另一个实施例中，所得到的器件或器件层可以被用作联系图1描述的结构中的器件104，例如，该结构被制作在位于其下的第一器件或器件层上。
在第二示例性处理方案中，图3A-3E示出了根据本公开的另一实施例的表示在用于制作具有与二维(2D)沟道材料集成的CMOS功能的集成电路结构的另一方法中的各项操作的截面图。
参考图3A，起始结构300包括位于基础层302(例如，图案化硅层)上的由交替的第一电介质层304和第二电介质层306构成的电介质超晶格。交替的第一电介质层304和第二电介质层306可以是(例如)交替的AlN/GaN层或者交替的氧化物/氮化物层。场氧化物层308可以形成在由交替的第一电介质层304和第二电介质层306构成的超晶格上，如图所示。堆叠体可以包括沟道区310、源极或漏极区312和栅极区313。
参考图3B，图3A的堆叠体被图案化，并且第一电介质层304被去除，以留下图案化的第二电介质层306A和图案化的场氧化物层308A。之后形成包括下部较宽部分314A的2D材料314，例如硫化钼(MoS2)、硫化钨(WS2)、硒化钼(MoSe2)、硒化钨(WSe2)或硒化铟(InSe)。之后形成包括下部较宽部分316A的第一栅极电介质316，例如，高k栅极电介质。
参考图3C，在图3B的结构内形成栅电极320，例如金属层或者包含金属的层。之后形成包括下部较宽部分318A的电介质间隔体318(例如低k电介质间隔体)作为用于栅电极320的帽。
参考图3D，去除图案化的第二电介质层306A。之后形成第二栅极电介质322，例如高k栅极电介质。在图3C的结构内形成栅电极324，例如金属层或者包含金属的层。之后形成电介质间隔体326(例如低k电介质间隔体)作为用于栅电极324的帽。在实施例中，栅电极320比栅电极324横向延伸得更远，如图所示。
参考图3E，在执行对2D材料层314的定时凹陷以形成凹陷的2D材料314并且随后进行接触部填充以形成源极或漏极接触部328和栅极接触部330之后形成了集成电路结构350。在实施例中，栅电极320在源极或漏极接触部328下面延伸，这样可以最终降低接触电阻。在实施例中，栅电极320和324可以例如在页面之内或者页面之外的位置上相互电耦合。
在实施例中，图3A-3E的过程的所得到的器件或器件层可以用于制作堆叠器件或者堆叠器件层结构。在一个实施例中，所得到的器件或器件层可以被用作联系图1描述的结构中的器件102，例如，可以在其上制作第二器件或器件层。在另一个实施例中，所得到的器件或器件层可以被用作联系图1描述的结构中的器件104，例如，该结构被制作在位于其下的第一器件或器件层上。
应当认识到，在一些实施例中，联系本文的实施例描述的层和材料通常形成于下层的半导体衬底上或上方，例如，作为(多个)FEOL层。在其他实施例中，联系本文的实施例描述的层和材料形成于集成电路的(多个)下层器件层上或上方，例如，作为下层半导体衬底上方的(多个)BEOL层。在实施例中，下层半导体衬底表示用于制造集成电路的一般工件对象。半导体衬底往往包括晶圆或者另一块硅或其他半导体材料。适当的半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅(SOI)以及由其他半导体材料形成的类似衬底。半导体衬底根据制造阶段往往包括晶体管、集成电路系统等。衬底还可以包括半导体材料、金属、电介质、掺杂剂以及半导体衬底中常见的其他材料。此外，尽管未示出，但是可以将本文描述的结构制作在下层的较低层级的后端(BEOL)互连层上。
在任选使用绝缘体层的情况下，绝缘体层可以由适于最终使栅极结构的部分与下层体块衬底或互连层电隔离或者促进将栅极结构的部分与下层体块衬底或互连层隔离的材料构成。例如，在一个实施例中，绝缘体层由诸如但不限于二氧化硅、氮氧化硅、氮化硅、掺碳氮化硅、氧化铝或氮化铝的电介质材料构成。在特定实施例中，绝缘体层是下层BEOL层的低k电介质层。
在实施例中，TFT的沟道材料是或者包括2D材料(例如，MoS2、WS2、MoSe2、WSe2、MoTe2或InSe)。2D材料层可以与下部六方氮化硼(hBN)层、上部hBN层或者下部hBN层和上部hBN层两者一起形成。在实施例中，沟道材料层具有处于0.5纳米和10纳米之间的厚度。
在实施例中，本文描述的栅电极包括至少一种p型功函数金属或者N型功函数金属，具体取决于该集成电路器件将被包括在P型晶体管还是N型晶体管中。对于P型晶体管，可以用于栅电极的金属可以包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)。对于N型晶体管，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。在一些实施例中，栅电极包括由两个或更多金属层构成的堆叠体，其中，一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。可以出于其他目的而包括其他金属层，例如，以充当阻挡层。在一些实施方式中，栅电极可以由“U”形结构组成，该结构包括基本上平行于衬底的表面的底部部分以及基本上垂直于衬底的顶表面的两个侧壁部分。在另一种实施方式中，形成栅电极的金属层中的至少一者可以简单地是基本上平行于衬底的顶表面的平面层，并且不包括基本上垂直于衬底的顶表面的侧壁部分。在本公开的其他实施方式中，栅电极可以由U形结构和平面非U形结构的组合组成。例如，栅电极可以由在一个或多个平面非U形层顶部形成的一个或多个U形金属层组成。
在实施例中，本文描述的栅极电介质层由高k材料构成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化锆铪、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钽钪铅、铌酸锌铅或其组合的材料构成。在一些实施方式中，栅极电介质可以由“U”形结构组成，该结构包括基本上平行于衬底的表面的底部部分以及基本上垂直于衬底的顶表面的两个侧壁部分。
在实施例中，由诸如氮化硅、氧化硅、碳化硅、掺碳氮化硅、氮氧化硅、氧化铝或氮化铝的材料形成电介质间隔体。用于形成侧壁间隔体的工艺是本领域已知的，并且一般包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多个间隔体对。例如，可以在栅电极的相对侧上形成两对、三对或四对侧壁间隔体。
在实施例中，导电接触部充当至TFT的源极或漏极区的接触部或者直接充当TFT的源极或漏极区。导电接触部可以间隔开一定距离，该距离为晶体管的栅极长度。在一些实施例中，栅极长度处于2纳米和30纳米之间。在实施例中，导电接触部包括一个或多个由金属和/或金属合金构成的层。
在实施例中，本文描述的诸如互连线的互连线(以及可能的下层过孔结构)由一个或多个金属导电结构或者包含金属的导电结构构成。导电互连线在本领域有时被称为迹线、导线、线、金属、互连线或者简称为互连。在特定实施例中，互连线中的每者包括阻挡层和导电填充材料。在实施例中，阻挡层由诸如氮化钽或氮化钛的金属氮化物材料构成。在实施例中，导电填充材料由诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金的导电材料构成。
在实施例中，本文描述的ILD材料由电介质或绝缘材料层构成或者包括电介质或绝缘材料层。适当电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、掺杂的硅的氧化物、氟化的硅的氧化物、掺碳的硅的氧化物、氧化铝、本领域已知的各种低k电介质材料及其组合。层间电介质材料可以通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)的常规技术或者通过其他沉积方法来形成。
在一个方面中，可以通过替换栅极工艺制作栅电极和栅极电介质层，尤其是上部栅极堆叠体。在此类方案中，可以去除诸如多晶硅或者氮化硅柱状材料的虚设栅极材料，并采用永久性栅电极材料对其予以替换。在一个此类实施例中，还在这一过程中形成永久性栅极电介质层，这与通过较早处理来执行该层的形成相反。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且采用干法蚀刻工艺(包括使用SF6)去除。在另一个实施例中，虚设栅极由多晶硅或者非晶硅构成，并且采用湿法蚀刻工艺(包括使用水溶NH4OH或者四甲基氢氧化铵)去除。在一个实施例中，虚设栅极由氮化硅构成，并且采用包括水溶磷酸的湿法蚀刻去除。
在实施例中，本文描述的一个或多个方案主要设想将虚设栅极和替换栅极工艺与虚设接触部和替换接触部工艺相结合，从而实现本文描述的结构。在一个此类实施例中，替换接触部工艺是在替换栅极工艺之后执行的，从而允许对永久性栅极堆叠体的至少部分进行高温退火。例如，在具体的此类实施例中，例如在形成栅极电介质层之后执行对永久性栅极结构的至少部分的退火。所述退火是在形成永久性接触部之前执行的。
应当认识到，未必要实践上文描述的过程的所有方面才能落在本公开的实施例的精神和范围内。例如，在一个实施例中，不必总是在形成位于栅极堆叠体的有源部分之上的栅极接触部之前形成虚设栅极。上文描述的栅极堆叠体实际上可以在最初形成时就是永久性栅极堆叠体。而且，文中描述的过程可以用于制作一种或多种半导体器件。一个或多个实施例尤其可用于制作处于10纳米(10nm)的或更小的技术节点上的半导体器件。
在实施例中，仍然如本说明书中通篇使用的，使用193nm沉浸式光刻(i193)、极紫外线(EUV)和/或电子束直写(EBDW)光刻等执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂覆(ARC)层和光致抗蚀剂层构成的三层掩模。在特定的此类实施例中，形貌掩蔽部分是碳硬掩模(CHM)层，并且抗反射涂覆层是硅ARC层。
在另一方面中，本文描述的集成电路结构可以被包括在电子装置中。作为可以包括本文公开的TFT中的一者或多者的设备的第一示例，图4和图5是根据本文公开的任何实施例的包括一个或多个具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管的晶圆和管芯的顶视图。
参考图4和图5，晶圆400可以由半导体材料构成，并且可以包括一个或多个具有形成于晶圆400的表面上的集成电路(IC)结构的管芯402。管芯402中的每者可以是半导体产品的包括任何适当IC(例如，包括一个或多个结构(例如，如上文所述的结构)的IC)的重复单位。在半导体产品的制作完成之后(例如，在结构(例如，上文描述的)的制造之后)，晶圆400可以经历单个化工艺，其中，使管芯402中的每者相互分开，以提供半导体产品的分立“芯片”。具体而言，包括本文公开的TFT的器件可以采取晶圆400(例如，未被单个化)的形式或者管芯402(例如，被单个化)的形式。管芯402可以包括一个或多个晶体管和/或用以向所述晶体管路由电信号的支持电路系统、以及任何其他IC部件。在一些实施例中，晶圆400或管芯402可以包括存储器器件(例如，静态随机存取存储器(SRAM)器件)、逻辑器件(例如，AND、OR、NAND或NOR门)或者任何其他适当的电路元件。可以将这些器件中的多个器件结合到单个管芯402上。例如，可以将通过多个存储器器件形成的存储器阵列与被配置为将信息存储在存储器器件中或者执行存储在存储器阵列中的指令的处理器件或者其他逻辑单元形成在同一管芯402上。
图6是根据本文公开的实施例中的一者或多者的可以包括一个或多个具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管的集成电路(IC)器件的截面侧视图。
参考图6，IC器件600形成在衬底602(例如，图4的晶圆400)上，并且可以被包括在管芯(例如，图5的管芯402)中，该管芯可以是单个化的或者可以包括在晶圆中。尽管上文描述了可以形成衬底602的材料的几个示例，但是可以使用任何可以充当IC器件600的基础的材料。
IC器件600可以包括设置在衬底602上的一个或多个器件层，例如，器件层604。器件层604可以包括形成于衬底602上的一个或多个晶体管640(例如，上文描述的TFT)的特征。器件层604可以包括(例如)一个或多个源极和/或漏极(S/D)区620、控制晶体管640中的在S/D区620之间流动的电流的栅极622、以及进行向/从S/D区620路由电信号的一个或多个S/D接触部624。晶体管640可以包括为了清楚起见未示出的额外特征，例如，器件隔离区、栅极接触部等。晶体管640不限于图6中描绘的类型和构造，并且可以包括很宽范围的各种各样的其他类型和构造，例如，平面晶体管、非平面晶体管或两者的组合。非平面晶体管可以包括诸如双栅极晶体管或三栅极晶体管的基于鳍的晶体管以及诸如纳米带晶体管和纳米线晶体管的栅极包绕式或全环绕栅极晶体管。具体而言，晶体管640中的一者或多者采取例如上文描述的晶体管的形式。薄膜晶体管(例如，上文描述的)在被用到用于模拟电路系统、逻辑电路系统或存储器电路系统的金属层中时可以尤为有利，并且可以随同现有的互补金属氧化物半导体(CMOS)工艺一起形成。
可以通过设置在器件层604上的一个或多个互连层(在图6被示为互连层606-610)向和/或从器件层604的晶体管640路由电信号，例如电力信号和/或输入/输出(I/O)信号。例如，器件层604的导电特征(例如，栅极622和S/D接触部624)可以与互连层606-610的互连结构628电耦合。一个或多个互连层606-610可以形成IC器件600的层间电介质(ILD)堆叠体619。
互连结构628可以被布置在互连层606-610内，从而根据很宽范围的各种设计对电信号进行路由(具体而言，所述布置不限于图6描绘的互连结构628的特定构造)。尽管图6中示出了特定数量的互连层606-610，但是本公开的实施例包括具有比所描绘的更多或更少的互连层的IC器件。
在一些实施例中，互连结构628可以包括采用诸如金属的导电材料填充的沟槽结构628a(有时称为“线”)和/或过孔结构628b。可以将沟槽结构628a布置为沿基本上与衬底602的在上面形成器件层604的表面平行的平面的方向对电信号进行路由。例如，沟槽结构628a可以沿从图6的角度来看进出页面的方向对电信号进行路由。可以将过孔结构628b布置为沿基本上与衬底602的在上面形成器件层604的表面垂直的平面的方向对电信号进行路由。在一些实施例中，过孔结构628b可以将不同互连层606-610的沟槽结构628a电耦合到一起。
互连层606-610可以包括设置在互连结构628之间的电介质材料626，如图6所示。在一些实施例中，在互连层606-610中的不同互连层内设置在互连结构628之间的电介质材料626可以具有不同成分；在其他实施例中，在不同互连层606-610之间，电介质材料626的成分可以是相同的。在任一种情况下，此类电介质材料均可以被称为层间电介质(ILD)材料。
第一互连层606(被称为金属1或“M1”)可以直接形成在器件层604上。在一些实施例中，第一互连层606可以包括沟槽结构628a和/或过孔结构628b，如图所示。第一互连层606的沟槽结构628a可以与器件层604的接触部(例如，S/D接触部624)耦合。
第二互连层608(被称为金属2或“M2”)可以直接形成在第一互连层606上。在一些实施例中，第二互连层608可以包括过孔结构628b，以使第二互连层608的沟槽结构628a与第一互连层606的沟槽结构628a耦合。尽管为了清楚起见在每一互连层内(例如，第二互连层608内)用线在结构上勾画出了沟槽结构628a和过孔结构628b，但是在一些实施例中，沟槽结构628a和过孔结构628b可以具有结构和/或材料上的连续性(例如，在双重金属镶嵌工艺期间同时填充)。
可以根据联系第二互连层608或第一互连层606描述的类似技术和构造在第二互连层608上相继形成第三互连层610(被称为金属3或“M3”)(以及额外的互连层，根据需要)。
IC器件600可以包括形成在互连层606-610上的阻焊材料634(例如，聚酰亚胺或类似材料)以及一个或多个接合焊盘636。接合焊盘636可以与互连结构628电耦合，并且被配置为将(多个)晶体管640的电信号路由至其他外部器件。例如，可以在一个或多个接合焊盘636上形成焊料接合，以使包括IC器件600的芯片与另一部件(例如，电路板)机械和/或电耦合。在其他实施例中，IC器件600可以具有不同于图示的其他替代构造，以路由来自互连层606-610的电信号。例如，接合焊盘636可以被其他类似特征(例如，柱)替代或者可以还包括其他类似特征(例如，柱)，从而将电信号路由至外部部件。
图7是根据本文公开的实施例中的一者或多者的可以包括一个或多个具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管的集成电路(IC)器件组件的截面侧视图。
参考图7，IC器件组件700包括具有一个或多个本文描述的集成电路结构的部件。IC器件组件700包括设置在电路板702(例如，可以是母板)上的若干部件。IC器件组件700包括设置在电路板702的第一面740以及电路板702的相对的第二面742上的部件。一般而言，部件可以设置在面740和742之一或两者上。具体而言，IC器件组件700的部件中的任何适当部件可以包括若干本文公开的TFT结构。
在一些实施例中，电路板702可以是印刷电路板(PCB)，其包括通过电介质材料层相互隔开并且通过导电过孔互连的多个金属层。金属层中的一者或多者可以是按照预期电路图案形成的，从而(任选协同其他金属层)在耦合至电路板702的部件之间对电信号进行路由。在其他实施例中，电路板702可以是非PCB衬底。
图7所示的IC器件组件700包括通过耦合部件716耦合至电路板702的第一面740的内插器上封装结构736。耦合部件716可以将内插器上封装结构736电及机械耦合至电路板702，并且可以包括焊料球(如图7所示)、插座的公母部分、粘合剂、底部填充材料和/或任何其他适当材料和/或机械耦合结构。
内插器上封装结构736可以包括通过耦合部件718耦合至内插器704的IC封装720。耦合部件718可以针对应用采取任何适当形式，例如，上文参考耦合部件716讨论的形式。尽管图7示出了单个IC封装720，但是可以将多个IC封装耦合至内插器704。应当认识到，可以将额外的内插器耦合至内插器704。内插器704可以提供用于桥接电路板702和IC封装720的居间衬底。IC封装720可以是或者可以包括(例如)管芯(图5的管芯402)、IC器件(例如，图6的IC器件600)或者任何其他适当部件。一般而言，内插器704可以将连接扩展至更宽的间距或者将连接重新路由至不同连接。例如，内插器704可以将IC封装720(例如，管芯)耦合至耦合部件716的球栅阵列(BGA)，以便耦合至电路板702。在图7所示的实施例中，IC封装720和电路板702附接至内插器704的相对侧。在其他实施例中，IC封装720和电路板702可以附接至内插器704的同一侧。在一些实施例中，三个或更多部件可以通过内插器704互连。
内插器704可以由环氧树脂、玻璃纤维强化环氧树脂、陶瓷材料或者诸如聚酰亚胺的聚合物材料形成。在一些实施方式中，内插器704可以由交替的刚性或柔性材料形成，所述材料可以包括与上文描述的用在半导体衬底中的材料相同的材料，例如，硅、锗、以及其他III-V族和IV族材料。内插器704可以包括金属互连708和过孔710，过孔710包括但不限于穿硅过孔(TSV)706。内插器704还可以包括嵌入器件，所述嵌入器件既包括无源器件，又包括有源器件。这样的器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器、静电放电(ESD)器件和存储器器件。也可以在内插器704上形成诸如射频(RF)器件、功率放大器、电力管理器件、天线、阵列、传感器和微机电系统(MEMS)器件的更为复杂的器件。内插器上封装结构736可以采取任何本领域已知的内插器上封装结构的形式。
IC器件组件700可以包括通过耦合部件722耦合至电路板702的第一面740的IC封装724。耦合部件722可以采取上文参考耦合部件716论述的实施例中的任何实施例的形式，并且IC封装724可以采取上文参考IC封装720论述的实施例中的任何实施例的形式。
图7所示的IC器件组件700包括通过耦合部件728耦合至电路板702的第二面742的封装上封装结构734。封装上封装结构734可以包括IC封装726和IC封装732，它们通过耦合部件730耦合到一起，使得IC封装726设置在电路板702与IC封装732之间。耦合部件728和730可以采取上文论述的耦合部件716的实施例中的任何实施例的形式，并且IC封装726和732可以采取上文论述的IC封装720的实施例中的任何实施例的形式。封装上封装结构734可以是根据本领域已知的任何封装上封装结构配置的。
本文公开的实施例可以用于制造很宽范围的各种各样不同类型的集成电路和/或微电子器件。此类集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器和微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或者其他微电子器件可以用于很宽范围的各种各样的本领域已知的电子装置中。例如，用于计算机系统(例如，台式机、膝上型电脑、服务器)、蜂窝电话、个人电子产品等中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一条或多条总线耦合至存储器、芯片组等。处理器、存储器和芯片组中的每者可以潜在地是使用本文公开的方案制造的。
图8示出了根据本公开的一种实施方式的计算装置800。计算装置800容纳板802。板802可以包括若干部件，这些部件包括但不限于处理器804以及至少一个通信芯片806。处理器804物理及电耦合至板802。在一些实施方式中，至少一个通信芯片806也物理及电耦合至板802。在其他实施方式中，通信芯片806是处理器804的部分。
取决于其应用，计算装置800可以包括可以或可以不物理和电耦合至板802的其他部件。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如硬盘驱动器、紧凑盘(CD)、数字通用盘(DVD)等)。
通信芯片806能够实现用于向和从计算装置800传输数据的无线通信。术语“无线”及其派生词可以用来描述通过使用经调制的电磁辐射通过非固态介质进行数据通信的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片806可以实施很多无线标准或协议中的任何标准或协议，其包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生产物以及任何其他被称为3G、4G、5G和更高代的无线协议。计算装置800可以包括多个通信芯片806。例如，第一通信芯片806可以专用于较短程的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片806可以专用于较长程的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
计算装置800的处理器804包括封装于处理器804内的集成电路管芯。在本公开的一些实施方式中，处理器的集成电路管芯包括一个或多个根据本公开的实施例的实施方式的具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
通信芯片806也包括封装于通信芯片806内的集成电路管芯。根据本公开的实施例的另一种实施方式，通信芯片的集成电路管芯包括一个或多个根据本公开的实施例的实施方式的具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管。
在其他实施方式中，计算装置800内容纳的另一部件可以包含集成电路管芯，该集成电路管芯包括一个或多个根据本公开的实施例的实施方式的具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管。
在各种实施方式中，计算装置800可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、手机、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其他实施方式中，计算装置800可以是处理数据的任何其他电子装置。
因而，本文描述的实施例包括具有与二维(2D)沟道材料集成的CMOS功能的薄膜晶体管。
上文对所例示的本公开的实施例的实施方式的描述(包括摘要中描述的内容)并非意在进行穷举或者使本公开局限于所公开的确切形式。尽管文中出于举例说明的目的描述了本公开的具体实施方式和示例，但是在本公开的范围内可能存在各种等价修改，这是相关领域技术人员将认识到的。
根据上文的详细描述可以对本公开做出这些修改。不应将下述权利要求中使用的术语解释为使本公开局限于说明书和权利要求书中公开的具体的实施方式。相反，本公开的范围将完全由下述权利要求确定，应当根据权利要求解释所确立的原则对权利要求加以解释。
示例性实施例1：一种集成电路结构包括第一器件，该第一器件包括第一二维(2D)材料层和围绕第一2D材料层的第一栅极堆叠体。第一栅极堆叠体具有围绕栅极电介质层的栅电极。第二器件堆叠在第一器件上。第二器件包括第二2D材料层以及围绕第二2D材料层的第二栅极堆叠体。第二栅极堆叠体具有围绕栅极电介质层的栅电极。第二2D材料层具有不同于第一2D材料层的成分的成分。
示例性实施例2：示例性实施例1的集成电路结构，其中，第一器件是NMOS器件，并且第二器件是PMOS器件。
示例性实施例3：示例性实施例1的集成电路结构，其中，第一器件是PMOS器件，并且第二器件是NMOS器件。
示例性实施例4：示例性实施例1、2或3的集成电路结构，其中，第一器件电耦合至第二器件。
示例性实施例5：示例性实施例1、2或3的集成电路结构，其中，第一器件与第二器件电隔离。
示例性实施例6：一种集成电路结构包括NMOS器件，该NMOS器件包括第一多个垂直堆叠的二维(2D)材料层，所述第一多个垂直堆叠的2D材料层中的每者包括钼和硫。第一栅极堆叠体围绕所述第一多个垂直堆叠的2D材料层，第一栅极堆叠体具有围绕栅极电介质层的栅电极。PMOS器件堆叠在NMOS器件上。PMOS器件包括第二多个垂直堆叠的2D材料层，所述第二多个垂直堆叠的2D材料层中的每者包括钨和硒。第二栅极堆叠体围绕所述第二多个垂直堆叠的2D材料层，第二栅极堆叠体具有围绕栅极电介质层的栅电极。
示例性实施例7：示例性实施例6的集成电路结构，其中，NMOS器件电耦合至PMOS器件。
示例性实施例8：示例性实施例6的集成电路结构，其中，NMOS器件与PMOS器件电隔离。
示例性实施例9：示例性实施例6、7或8的集成电路结构，其中，第一多个垂直堆叠的2D材料层是第一多个垂直堆叠的纳米片，并且第二多个垂直堆叠的2D材料层是第二多个垂直堆叠的纳米片。
示例性实施例10：示例性实施例6、7或8的集成电路结构，其中，第一多个垂直堆叠的2D材料层是第一多条垂直堆叠的纳米线，并且第二多个垂直堆叠的2D材料层是第二多条垂直堆叠的纳米线。
示例性实施例11：一种计算装置包括板以及耦合至该板的部件。该部件包括集成电路结构，该集成电路结构包括具有第一二维(2D)材料层和围绕第一2D材料层的第一栅极堆叠体的第一器件。第一栅极堆叠体具有围绕栅极电介质层的栅电极。第二器件堆叠在第一器件上。第二器件包括第二2D材料层以及围绕第二2D材料层的第二栅极堆叠体。第二栅极堆叠体具有围绕栅极电介质层的栅电极。第二2D材料层具有不同于第一2D材料层的成分的成分。
示例性实施例12：示例性实施例11的计算装置，还包括耦合至该板的存储器。
示例性实施例13：示例性实施例11或12的计算装置，还包括耦合至该板的通信芯片。
示例性实施例14：示例性实施例11、12或13所述的计算装置，还包括耦合至该板的相机。
示例性实施例15：示例性实施例11、12、13或14所述的计算装置，其中，所述部件是封装的集成电路管芯。
示例性实施例16：一种计算装置包括板以及耦合至该板的部件。该部件包括集成电路结构，该集成电路结构包括具有第一多个垂直堆叠的二维(2D)材料层的NMOS器件，所述第一多个垂直堆叠的2D材料层中的每者包括钼和硫。第一栅极堆叠体围绕第一多个垂直堆叠的2D材料层，所述第一栅极堆叠体具有围绕栅极电介质层的栅电极。PMOS器件堆叠在NMOS器件上。PMOS器件包括第二多个垂直堆叠的2D材料层，所述第二多个垂直堆叠的2D材料层中的每者包括钨和硒。第二栅极堆叠体围绕第二多个垂直堆叠的2D材料层，所述第二栅极堆叠体具有围绕栅极电介质层的栅电极。
示例性实施例17：示例性实施例16的计算装置，还包括耦合至该板的存储器。
示例性实施例18：示例性实施例16或17的计算装置，还包括耦合至该板的通信芯片。
示例性实施例19：示例性实施例16、17或18所述的计算装置，还包括耦合至该板的相机。
示例性实施例20：示例性实施例16、17、18或19所述的计算装置，其中，所述部件是封装的集成电路管芯。

Claims (20)

1.一种集成电路结构，包括：
第一器件，所述第一器件包括第一二维(2D)材料层和围绕所述第一2D材料层的第一栅极堆叠体，所述第一栅极堆叠体具有围绕栅极电介质层的栅电极；以及
堆叠在所述第一器件上的第二器件，所述第二器件包括第二2D材料层和围绕所述第二2D材料层的第二栅极堆叠体，所述第二栅极堆叠体具有围绕栅极电介质层的栅电极，其中，所述第二2D材料层具有不同于所述第一2D材料层的成分的成分。
2.根据权利要求1所述的集成电路结构，其中，所述第一器件是NMOS器件，并且所述第二器件是PMOS器件。
3.根据权利要求1所述的集成电路结构，其中，所述第一器件是PMOS器件，并且所述第二器件是NMOS器件。
4.根据权利要求1、2或3所述的集成电路结构，其中，所述第一器件电耦合至所述第二器件。
5.根据权利要求1、2或3所述的集成电路结构，其中，所述第一器件与所述第二器件电隔离。
6.一种集成电路结构，包括：
NMOS器件，所述NMOS器件包括：
第一多个垂直堆叠的二维(2D)材料层，所述第一多个垂直堆叠的2D材料层中的每者包括钼和硫；以及
围绕所述第一多个垂直堆叠的2D材料层的第一栅极堆叠体，所述第一栅极堆叠体具有围绕栅极电介质层的栅电极；以及
堆叠在所述NMOS器件上的PMOS器件，所述PMOS器件包括：
第二多个垂直堆叠的二维2D材料层，所述第二多个垂直堆叠的2D材料层中的每者包括钨和硒；以及
围绕所述第二多个垂直堆叠的2D材料层的第二栅极堆叠体，所述第二栅极堆叠体具有围绕栅极电介质层的栅电极。
7.根据权利要求6所述的集成电路结构，其中，所述NMOS器件电耦合至所述PMOS器件。
8.根据权利要求6所述的集成电路结构，其中，所述NMOS器件与所述PMOS器件电隔离。
9.根据权利要求6、7或8所述的集成电路结构，其中，所述第一多个垂直堆叠的2D材料层是第一多个垂直堆叠的纳米片，并且所述第二多个垂直堆叠的2D材料层是第二多个垂直堆叠的纳米片。
10.根据权利要求6、7或8所述的集成电路结构，其中，所述第一多个垂直堆叠的2D材料层是第一多条垂直堆叠的纳米线，并且所述第二多个垂直堆叠的2D材料层是第二多条垂直堆叠的纳米线。
11.一种计算装置，包括：
板；以及
耦合至所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
包括第一二维(2D)材料层和围绕所述第一2D材料层的第一栅极堆叠体的第一器件，所述第一栅极堆叠体具有围绕栅极电介质层的栅电极；以及
堆叠在所述第一器件上的第二器件，所述第二器件包括第二2D材料层和围绕所述第二2D材料层的第二栅极堆叠体，所述第二栅极堆叠体具有围绕栅极电介质层的栅电极，其中，所述第二2D材料层具有不同于所述第一2D材料层的成分的成分。
12.根据权利要求11所述的计算装置，还包括：
耦合至所述板的存储器。
13.根据权利要求11或12所述的计算装置，还包括：
耦合至所述板的通信芯片。
14.根据权利要求11或12所述的计算装置，还包括：
耦合至所述板的相机。
15.根据权利要求11或12所述的计算装置，其中，所述部件是封装的集成电路管芯。
16.一种计算装置，包括：
板；以及
耦合至所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
NMOS器件，所述NMOS器件包括：
第一多个垂直堆叠的二维(2D)材料层，所述第一多个垂直堆叠的2D材料层中的每者包括钼和硫；以及
围绕所述第一多个垂直堆叠的2D材料层的第一栅极堆叠体，所述第一栅极堆叠体具有围绕栅极电介质层的栅电极；以及
堆叠在所述NMOS器件上的PMOS器件，所述PMOS器件包括：
第二多个垂直堆叠的二维2D材料层，所述第二多个垂直堆叠的2D材料层中的每者包括钨和硒；以及
围绕所述第二多个垂直堆叠的2D材料层的第二栅极堆叠体，所述第二栅极堆叠体具有围绕栅极电介质层的栅电极。
17.根据权利要求16所述的计算装置，还包括：
耦合至所述板的存储器。
18.根据权利要求16或17所述的计算装置，还包括：
耦合至所述板的通信芯片。
19.根据权利要求16或17所述的计算装置，还包括：
耦合至所述板的相机。
20.根据权利要求16或17所述的计算装置，其中，所述部件是封装的集成电路管芯。
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