CN115859334A - 一种加解密数据处理方法及装置 - Google Patents

Abstract

本申请提出一种加解密数据处理方法及装置，通过DMA控制器读取DDR存储器中的TX描述符，并根据TX描述符从DDR存储器读取待加解密报文与加解密参数；将待加解密报文与加解密参数发送至安全引擎单元进行加解密处理；进而根据TX描述符转化确定RX描述符；根据RX描述符将加解密后的报文发送至DDR存储器对应位置；由于待加解密报文、加解密参数与TX描述符存储于DDR存储器26，无需独立的参数管理器对加解密参数进行维护。并且由于可以通过TX描述符转化确定RX描述符，避免CPU针对Tx/Rx方向的描述符单独配置，降低CPU负担，提高处理效率。

Description

一种加解密数据处理方法及装置

技术领域

本申请涉及加解密通讯技术领域，具体而言，涉及一种加解密数据处理方法及装置。

背景技术

现有技术，在利用基于描述的直接存储器访问(Direct Memory Access，简称：DMA)技术进行数据加解密时，CPU为了进行待加解密报文与解密后的报文的处理，往往需要维护Tx方向及Rx方向的描述符，进而配合独立的参数管理器维护的加解密参数，进行相关加解密处理。导致CPU的处理负担较高，影响处理效率。

发明内容

本申请的目的在于提供一种加解密数据处理方法及装置，降低加解密流程的CPU负担，提高处理效率。

为了实现上述目的，本申请实施例采用的技术方案如下：

第一方面，本申请实施例提供一种加解密数据处理装置，包括：DDR存储器、DMA控制器和安全引擎单元；

所述DMA控制器，用于读取所述DDR存储器中的TX描述符，根据所述TX描述符从所述DDR存储器读取待加解密报文与加解密参数；将所述待加解密报文与所述加解密参数发送至所述安全引擎单元进行加解密处理；根据所述TX描述符转化确定RX描述符；根据所述RX描述符将加解密后的报文发送至所述DDR存储器对应位置；所述TX描述符用于指示所述待加解密数据与所述加解密额参数的存储位置与加解密后的报文的回写地址；

所述DDR存储器，用于存储所述待加解密报文、所述加解密参数与所述TX描述符。

结合第一方面，在第一种可能的实现方式中，还包括：CPU；

所述CPU，用于配置所述待加解密报文、所述加解密参数与所述TX描述符存储于所述DDR存储器。

结合第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述CPU，还用于在所述DDR存储器配置所述RX描述符对应的存储空间。

结合第一方面的第一种可能的实现方式，在第三种可能的实现方式中，所述CPU，具体用于将所述待加解密报文与所述加解密参数的存储位置封装至所述TX描述符中；所述待加解密报文的存储位置与所述回写地址一致。

结合第一方面的第一种可能的实现方式，在第四种可能的实现方式中，所述DMA控制器，还用于将所述加解密后的报文存储至所述DDR存储器时，通知所述CPU；

所述CPU，还用于根据所述回写地址，对所述加解密后的报文进行处理。

第二方面，本申请实施例提供一种加解密数据处理方法，所述方法应用于加解密数据处理装置，所述装置包括：DDR存储器、DMA控制器和安全引擎单元，所述方法，包括：

所述DMA控制器读取所述DDR存储器中的TX描述符；

所述DMA控制器根据所述TX描述符从所述DDR存储器读取待加解密报文与加解密参数；

所述DMA控制器将所述待加解密报文与所述加解密参数发送至所述安全引擎单元进行加解密处理；

所述DMA控制器根据所述TX描述符转化确定RX描述符；所述TX描述符用于指示所述待加解密数据与所述加解密额参数的存储位置与加解密后的报文的回写地址；

所述DMA控制器根据所述RX描述符将加解密后的报文发送至所述DDR存储器对应位置。

结合第二方面，在第一种可能的实现方式中，所述装置包括：CPU；在所述DMA控制器读取所述DDR存储器中的TX描述符的步骤之前，还包括：

所述CPU配置所述待加解密报文、所述加解密参数与所述TX描述符存储于所述DDR存储器。

结合第二方面的第一种可能的实现方式，在第二种可能的实现方式中，还包括：

所述CPU在所述DDR存储器配置所述RX描述符对应的存储空间。

结合第二方面的第一种可能的实现方式，在第三种可能的实现方式中，所述CPU配置所述待加解密报文、所述加解密参数与所述TX描述符存储于所述DDR存储器的步骤，包括：

所述CPU将所述待加解密报文与所述加解密参数的存储位置封装至所述TX描述符中；所述待加解密报文的存储位置与所述回写地址一致。

结合第二方面的第一种可能的实现方式，在第四种可能的实现方式中，在所述DMA控制器根据所述RX描述符将加解密后的报文发送至所述DDR存储器对应位置的步骤之后，还包括：

所述DMA控制器将所述加解密后的报文存储至所述DDR存储器时，通知所述CPU；

所述CPU根据所述回写地址，对所述加解密后的报文进行处理。

相对于现有技术，本申请实施例所提供的一种加解密数据处理方法及装置，通过DMA控制器读取DDR存储器中的TX描述符，并根据TX描述符从DDR存储器读取待加解密报文与加解密参数；将待加解密报文与加解密参数发送至安全引擎单元进行加解密处理；进而根据TX描述符转化确定RX描述符；根据RX描述符将加解密后的报文发送至DDR存储器对应位置；由于待加解密报文、加解密参数与TX描述符存储于DDR存储器26，无需独立的参数管理器对加解密参数进行维护。并且由于可以通过TX描述符转化确定RX描述符，避免CPU针对Tx/Rx方向的描述符单独配置，降低CPU负担，提高处理效率。

为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。

图1为一种利用DMA进行加密的架构示意图；

图2为本发明实施例提供的一种加解密数据处理装置的架构示意图

图3为本发明实施例提供的一种加解密数据处理方法的流程示意图；

图4为本发明实施例提供的一种加解密数据处理方法的流程示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

现有技术中，直接存储器访问(Direct Memory Access，简称：DMA)技术可以让内存和外设之间绕过CPU而进行数据批量传输，由DMA控制器来实现和完成，而CPU只在传输的开始时进行配置，传输结束读取描述符进行相应处理就可以了。这大大分担了CPU的压力，可以让CPU去处理其他事务，提高了系统的效率。因此很多实时加解密系统，会利用DMA来传输加解密数据。

DMA可以分为基于寄存器的DMA和基于描述符的DMA。两者都需要提供一些基本信息来让传输启动，例如传输数据的源地址，目的地址，传输长度等。而基于描述符的DMA，不需要占用操作系统中连续的内存块，支持分散聚集式的直接内存访问，因此是更为广泛应用的DMA方式。

基于描述符的DMA，描述符以环(Ring)的方式实现，存放在双倍数据速率(DoubleData Rate，简称：DDR)存储器中。可以根据需求划分出若干个描述符的Ring，每个Ring可以单独指定Ring的长度、基地址(每个Ring的存储空间必须是连续的，不同Ring的存储空间可以不连续)。在给定的Ring内，必须按顺序依次处理描述符，当前index指向的描述符没有处理完成时，它后面的描述符是不能被处理的。数据空间与描述符要一一对应，每个描述符都包含一段数据空间的起始地址和大小的配置。

进一步的，针对基于描述符的DMA，图1为一种利用DMA进行加密的架构示意图，参见图1，该架构包括：外部设备10、外围原件高速互联(Peripheral ComponentInterconnect express，简称：PCIe)控制器11、CPU 12、DMA控制器13、安全引擎单元14、参数管理器15、总线16及DDR存储器17；其加解密流程如下：

1)CPU 12完成系统初始化，例如将加解密参数，秘钥等存储在表或参数管理器15中，在DDR存储器17中分配数据的存储空间和描述符的存储空间，初始化Rx方向的描述符，通过I/O接口更新DMA控制器13中的寄存器；

2)外部设备10通过接口(例如网口，PCIe接口等，此处仅以PCIe接口举例)接入到系统中，通过PCIe控制器11与总线16相连，将待加解密的报文存储到DDR存储器17中，CPU12按照固定大小将报文切分成若干份，将每份的初始地址，数据长度，Sop/Eop等信息封装到Tx方向的描述符中，通过I/O接口更新DMA控制器13对应的寄存器；

3)DMA控制器13通过寄存器得知描述符数量的变化，发起取描述符的请求，包括Tx/Rx两个方向，并存入到DMA控制器13内部的存储空间中；

4)DMA控制器13利用Tx的描述符，从DDR存储器17中获取待加解密的报文，并送入到安全引擎单元14中，完成后回写描述符，通知CPU 12；

5)安全引擎单元14从存有加解密参数的参数管理器15中，读取所需秘钥，并进行加解密处理；

6)DMA控制器13利用Rx方向的描述符将加解密后的报文，送至指定的DDR存储器17中的地址，完成后回写描述符，通知CPU 12；

7)CPU 12读取Rx方向的描述符，从中提取加解密后的报文的地址，可以根据需求做相应处理，例如转发，或者通过PCIe或其他类型接口送到外部设备10；

当时上述方式存在如下问题：

一、要特意划出一个模块(参数管理器15)专用于管理秘钥，加解密参数等，让设计复杂化；

二、完成一次完整的报文加解密过程，需要两个方向的描述符，CPU也要做Tx/Rx方向的描述符配置，增加了CPU的操作；

三、从DDR存储器读取数据延时很长，会影响传输效率；

四、待加解密的报文和加解密后的报文，地址不相同，CPU处理时要做拷贝，增加了CPU的负担。

针对上述问题，本发明实施例提供一种加解密数据处理装置及方法，以进一步降低CPU处理负担，提高传输效率及应用灵活性。具体的，独立设计加解密模块，自带DMA控制接口，方便挂载在总线上。DMA控制器将读写两个方向的描述符复用，且加解密处理后的报文的回写地址与原报文的存放地址一致，省去了CPU拷贝的工作。

可选地，总线支持ACE-Lite协议，能满足高速缓存(Cache)一致性的需求，优先从Cache中读取数据，只有Cache未命中时才会从DDR存储器中读取，提高了读取效率。

具体的，图2为本发明实施例提供的一种加解密数据处理装置的架构示意图，参见图2，该装置包括：外部设备20、PCIe控制器21、CPU22、DMA控制器23、安全引擎单元24、总线25及DDR存储器26；

其中，CPU 22在DDR存储器26中分配好空间，包括描述符，待加解密报文和加解密参数(Parameter)，待加解密报文通过外设或者其他DMA控制器23写入到DDR存储器26中，加解密参数也初始化到DDR存储器26中。

进而CPU 22将地址等信息封装到描述符中，并通过I/O方式触发DMA控制器23读取Tx方向的描述符，拿到以后解析描述符中的地址和长度信息，在DDR存储器26中读取待加解密报文和加解密参数，并送给安全引擎单元24。在解析时也将Tx方向的描述符转化为Rx方向的描述符，存入到DMA控制器23内部的随机存取存储器(Random Access Memory，简称：RAM)中。安全引擎单元24完成加解密后，将数据返回给DMA控制器23，DMA控制器23利用Rx方向的描述符将数据送回到DDR存储器26中。由于描述符中的读取地址和回写地址相同，CPU22不需要做数据的拷贝，节约了开销。

下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

继续参见图2，对其实施方式进行示例性说明：

DMA控制器23，用于读取DDR存储器26中的TX描述符，根据TX描述符从DDR存储器26读取待加解密报文与加解密参数；将待加解密报文与加解密参数发送至安全引擎单元24进行加解密处理；根据TX描述符转化确定RX描述符；根据RX描述符将加解密后的报文发送至DDR存储器26对应位置；TX描述符用于指示待加解密数据与加解密额参数的存储位置与加解密后的报文的回写地址；

可选地，可以将TX描述符的内容复制到RX描述符对应的存储空间，已构成RX描述符。

DDR存储器26，用于存储待加解密报文、加解密参数与TX描述符。

本发明实施例提供的加解密数据处理装置，通过DMA控制器读取DDR存储器中的TX描述符，并根据TX描述符从DDR存储器读取待加解密报文与加解密参数；将待加解密报文与加解密参数发送至安全引擎单元进行加解密处理；进而根据TX描述符转化确定RX描述符；根据RX描述符将加解密后的报文发送至DDR存储器对应位置；由于待加解密报文、加解密参数与TX描述符存储于DDR存储器26，无需独立的参数管理器对加解密参数进行维护。并且由于可以通过TX描述符转化确定RX描述符，避免CPU针对Tx/Rx方向的描述符单独配置，降低CPU负担，提高处理效率。

继续参见图2，该CPU 22，用于配置待加解密报文、加解密参数与TX描述符存储于DDR存储器。

可选地，该CPU 22，还用于在DDR存储器26配置RX描述符对应的存储空间。即不需要配置RX描述符，但是可以预留该RX描述符对应的存储空间。

在一种可能的实施方式中，CPU 22，具体用于将待加解密报文与加解密参数的存储位置封装至TX描述符中；待加解密报文的存储位置与回写地址一致。从而使得CPU在处理待加解密报文与解密后的报文时，无需针对地址进行复制，进一步降低CPU处理负担。

可选地，DMA控制器23，还用于将加解密后的报文存储至DDR存储器26时，通知CPU22；

CPU 22，还用于根据回写地址，对加解密后的报文进行处理。

本案相比于现有技术，主要改进效果如下：

1)现有技术中，只用DMA控制器传输待加解密报文，参数部分是用专门的秘钥管理模块来处理的，如图1所示参数管理器15；在本案中CPU将描述符，待加解密报文，和加解密所需要的加解密参数等，都存储在DDR存储器中，可以根据需求灵活配置，不再需要专门的秘钥管理模块；

2)现有技术中，DMA控制器在Tx和Rx方向需要各自配置描述符，CPU需要时间来执行相关操作。而在本申请的技术方案中，虽然Tx和Rx所在的环是分开的，但是初始化配置以及运行时，只需要配置Tx方向的描述符，里面包含有待加解密报文、加解密参数的初始地址(上文所述存储位置)，待加解密报文的回写地址等信息，在利用描述符读取报文时会自动转化为Rx方向的描述符，无需CPU去配置，减少了CPU的操作；

3)现有技术中，读取源报文的读取地址和加解密后的报文需要回写的地址是不同的，CPU在处理时需要做数据的拷贝。而在本申请的技术方案中，可以根据需求，灵活配置读取地址和回写地址，当两者设为相同时，CPU无需做数据拷贝便可处理，减少了CPU的操作；

4)可选地，现有技术中，所用的总线支持AXI等协议，而这些协议并不支持Cache一致性，而在本申请的技术方案中，所用总线支持Cache一致性，在多核处理器架构中，能够很好的处理不同CPU核对于同一个cache line状态不一致的问题，无需CPU处理这些事务，简化了CPU的操作，提高了数据访问效率。

可选地，在上述示例所示加解密数据处理装置的基础上，下面对该装置执行的加解密数据处理方法进行示例性说明，具体的，图3为本发明实施例提供的一种加解密数据处理方法的流程示意图，参见图3，该方法包括：

步骤102、DMA控制器读取DDR存储器中的TX描述符；

步骤103、DMA控制器根据TX描述符从DDR存储器读取待加解密报文与加解密参数；

步骤104、DMA控制器将待加解密报文与加解密参数发送至安全引擎单元进行加解密处理；

步骤105、DMA控制器根据TX描述符转化确定RX描述符；

其中，该TX描述符用于指示待加解密数据与加解密额参数的存储位置与加解密后的报文的回写地址；并且，该步骤104与105可以同时执行。

步骤106、DMA控制器根据RX描述符将加解密后的报文发送至DDR存储器对应位置。

本发明实施例提供的加解密数据处理方法，通过DMA控制器读取DDR存储器中的TX描述符，并根据TX描述符从DDR存储器读取待加解密报文与加解密参数；将待加解密报文与加解密参数发送至安全引擎单元进行加解密处理；进而根据TX描述符转化确定RX描述符；根据RX描述符将加解密后的报文发送至DDR存储器对应位置；由于待加解密报文、加解密参数与TX描述符存储于DDR存储器26，无需独立的参数管理器对加解密参数进行维护。并且由于可以通过TX描述符转化确定RX描述符，避免CPU针对Tx/Rx方向的描述符单独配置，降低CPU负担，提高处理效率。

可选地，在图3的基础上，图4为本发明实施例提供的一种加解密数据处理方法的流程示意图，参见图4，在步骤102之前，还包括：

步骤100、CPU配置待加解密报文、加解密参数与TX描述符存储于DDR存储器。

具体的，CPU将待加解密报文与加解密参数的存储位置封装至TX描述符中；待加解密报文的存储位置与回写地址一致。

继续参见图4，还包括：

步骤101、CPU在DDR存储器配置RX描述符对应的存储空间。

继续参见图4，在步骤106之后，还包括：

步骤107、DMA控制器将加解密后的报文存储至DDR存储器时，通知CPU；

步骤108、CPU根据回写地址，对加解密后的报文进行处理。

在本申请所提供的实施例中，应该理解到，所揭露的装置和方法，也可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，附图中的流程图和框图显示了根据本申请的多个实施例的装置、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

另外，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

功能如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random AccessMemory)、磁碟或者光盘等各种可以存储程序代码的介质。

以上仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

Claims (10)

1.一种加解密数据处理装置，其特征在于，包括：DDR存储器、DMA控制器和安全引擎单元；

所述DMA控制器，用于读取所述DDR存储器中的TX描述符，5根据所述TX描述符从所述DDR存储器读取待加解密报文与加解密参数；将所述待加解密报文与所述加解密参数发送至所述安全引擎单元进行加解密处理；根据所述TX描述符转化确定RX描述符；根据所述RX描述符将加解密后的报文发送至所述DDR存储器对应位置；所述TX描述符用于指示所述待加解密数据与所述加解密额参数的存储位置0与加解密后的报文的回写地址；

所述DDR存储器，用于存储所述待加解密报文、所述加解密参数与所述TX描述符。

2.如权利要求1所述的装置，其特征在于，还包括：CPU；

所述CPU，用于配置所述待加解密报文、所述加解密参数与所述5TX描述符存储于所述DDR存储器。

3.如权利要求2所述的装置，其特征在于，

所述CPU，还用于在所述DDR存储器配置所述RX描述符对应的存储空间。

4.如权利要求2所述的装置，其特征在于，

0所述CPU，具体用于将所述待加解密报文与所述加解密参数的存储位置封装至所述TX描述符中；所述待加解密报文的存储位置与所述回写地址一致。

5.如权利要求2所述的装置，其特征在于，

所述DMA控制器，还用于将所述加解密后的报文存储至所述DDR存储器时，通知所述CPU；

所述CPU，还用于根据所述回写地址，对所述加解密后的报文进行处理。

6.一种加解密数据处理方法，其特征在于，所述方法应用于加解密数据处理装置，所述装置包括：DDR存储器、DMA控制器和安全引擎单元，所述方法，包括：

所述DMA控制器读取所述DDR存储器中的TX描述符；

所述DMA控制器根据所述TX描述符从所述DDR存储器读取待加解密报文与加解密参数；

所述DMA控制器将所述待加解密报文与所述加解密参数发送至所述安全引擎单元进行加解密处理；

所述DMA控制器根据所述TX描述符转化确定RX描述符；所述TX描述符用于指示所述待加解密数据与所述加解密额参数的存储位置与加解密后的报文的回写地址；

所述DMA控制器根据所述RX描述符将加解密后的报文发送至所述DDR存储器对应位置。

7.如权利要求6所述的方法，其特征在于，所述装置包括：CPU；在所述DMA控制器读取所述DDR存储器中的TX描述符的步骤之前，还包括：

所述CPU配置所述待加解密报文、所述加解密参数与所述TX描述符存储于所述DDR存储器。

8.如权利要求7所述的方法，其特征在于，还包括：

所述CPU在所述DDR存储器配置所述RX描述符对应的存储空间。

9.如权利要求7所述的方法，其特征在于，所述CPU配置所述待加解密报文、所述加解密参数与所述TX描述符存储于所述DDR存储器的步骤，包括：

所述CPU将所述待加解密报文与所述加解密参数的存储位置封装至所述TX描述符中；所述待加解密报文的存储位置与所述回写地址一致。

10.如权利要求7所述的方法，其特征在于，在所述DMA控制器根据所述RX描述符将加解密后的报文发送至所述DDR存储器对应位置的步骤之后，还包括：

所述DMA控制器将所述加解密后的报文存储至所述DDR存储器时，通知所述CPU；

所述CPU根据所述回写地址，对所述加解密后的报文进行处理。

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