CN115834793B - 视频模式下的图像数据传输控制方法 - Google Patents

Abstract

本申请实施例公开一种视频模式下的图像数据传输控制方法，应用于图像数据处理芯片组中的码片；方法包括：LCDC模块初始化配置码片默认参数；VPRE模块确定接收端单帧有效数据处理时长Tvact_in；更新DSI lane rate、DPI OSC；确定T0_2和T1_2之间的间隔时长LN；确定VSA_LCDC和VBP_LCDC；确定T2_3；向LCDC模块发送T2_3；LCDC模块接收T2_3，并在T2_3向MIPI TX模块发送Vsync_out；MIPI TX模块接收Vsync_out，向显示模组发送第三帧图像数据。本申请有利于码片应用时输入像素数据和输出像素数据能保持平衡，长时间传输下屏端能正常显示。

Description

视频模式下的图像数据传输控制方法

技术领域

本申请涉及图像数据处理技术领域，具体涉及一种视频模式下的图像数据传输控制方法。

背景技术

目前，当用户使用的终端设备发生屏幕损坏等需要重新调整MIPI芯片组的基础配置时，在替换部分模组后的图像数据处理芯片组中，由于AP侧向码片输入图像数据控制时序保持不变，使得输入像素数据和输出像素数据不平衡，这就导致图像数据输出至屏端产生异常，难以保证长图像数据时间传输下屏端显示正常。

发明内容

本申请提供一种视频模式下的图像数据传输控制方法，使得AP输入端一帧数据传输时间需要比输出端一帧数据传输时间长，保证芯片组中的上游模块发起下一帧数据传输时下游模块已经准备好下一帧数据传输，从而使得码片应用时输入像素数据和输出像素数据能够保持平衡，长时间传输下屏端能够正常显示。

第一方面，本申请提供一种视频模式下的图像数据传输控制方法，应用于图像数据处理芯片组中的码片，所述图像数据处理芯片组包括应用处理器AP、所述码片以及显示模组，所述AP与所述码片通信连接，所述码片与所述显示模组通信连接，所述码片包括移动行业处理器接口接收MIPI RX模块、视频预处理VPRE模块、图像处理VIDC模块、图像显示处理模块LCDC模块以及MIPI TX模块，所述MIPI RX模块连接所述VPRE模块，所述VPRE模块连接所述VIDC模块，所述VIDC连接所述LCDC，所述LCDC模块连接所述MIPI TX模块，且所述视频模式是指所述码片的输出模式为视频Video模式；所述方法包括：

所述LCDC模块初始化配置码片的默认参数，所述默认参数包括显示接口DSI通道lane速率rate、显示像素接口DPI时钟频率OSC以及缓冲行数阈值LT，所述LT用于保持如下状态：所述LCDC模块向所述MIPI TX模块发送输出端帧同步Vsync_out信号后，所述LCDC模块的内部缓存中存在有效数据可以被所述MIPI TX模块传输至所述显示模组，所述内部缓存中的所述有效数据用于补偿所述LCDC模块的测量和计算误差；

在所述码片接收并处理第一帧图像数据的第一时段内，所述VPRE模块通过IPI接口统计接收到所述AP发送的第一接收端帧同步信号Vsync_in的时间点T0_1和接收到第二Vsync_in的时间点T0_2之间的间隔时长LF，以及，根据所述LF确定接收端单帧有效数据处理时长Tvact_in；以及，根据所述Tvact_in更新所述DSI lane rate、所述DPI OSC；其中，所述第一时段是指所述T0_1和所述T0_2之间的时段；

在所述码片接收并处理第二帧图像数据的第二时段内，所述VPRE模块确定所述T0_2和T1_2之间的间隔时长LN，T1_2为当前时段所述LCDC模块接收到所述VIDC模块发送的帧起始frame start信号的时间点，所述frame start信号用于指示所述LCDC模块启动并开始传输图像数据；以及，根据所述显示模组的配置信息确定所述LCDC模块的控制时序中的垂直同步像素行号VSA_LCDC和垂直后肩像素行号VBP_LCDC；以及，根据所述LN、所述VSA_LCDC、所述VBP_LCDC、所述LT以及所述MIPI RX模块接收到所述AP的第三Vsync_in的时间点T0_3确定T2_3，T2_3为所述码片接收并处理第三帧图像数据的第三时段内所述LCDC模块开始启动DPI接口并向所述MIPI TX模块发送输出端帧同步Vsync_out信号的时间点，所述Vsync_out信号用于指示所述MIPI TX模块开始传输图像数据；以及向所述LCDC模块发送所述T2_3；其中，所述第二时段是指所述T0_2和所述T0_3之间的时段，所述第三时段是指所述T0_3和T0_4之间的时段，所述T0_4为所述VPRE模块第四次接收到所述AP发送的Vsync_in的时间点；

在所述第三时段内，所述LCDC模块接收所述T2_3，并在所述T2_3向所述MIPI TX模块发送所述Vsync_out；以及，所述MIPI TX模块接收所述Vsync_out，开始向所述显示模组发送所述第三帧图像数据。

可以看出，本申请实施例中，码片的所述LCDC模块首先初始化配置码片的默认参数；其次，在第一时段内，所述VPRE模块通过IPI接口统计接收到所述AP发送的第一接收端帧同步信号Vsync_in的时间点T0_1和接收到第二Vsync_in的时间点T0_2之间的间隔时长LF，以及，确定接收端单帧有效数据处理时长Tvact_in；以及，根据所述Tvact_in更新所述DSI lane rate、所述DPI OSC；再次，在第二时段内，所述VPRE模块确定所述T0_2和T1_2之间的间隔时长LN；以及，确定所述LCDC模块的控制时序中的垂直同步像素行号VSA_LCDC和垂直后肩像素行号VBP_LCDC；以及，确定T2_3，T2_3为所述码片接收并处理第三帧图像数据的第三时段内所述LCDC模块向所述MIPI TX模块发送输出端帧同步Vsync_out信号的时间点；以及向所述LCDC模块发送所述T2_3；最后，在所述第三时段内，所述LCDC模块接收所述T2_3，并在所述T2_3向所述MIPI TX模块发送所述Vsync_out；以及，所述MIPI TX模块接收所述Vsync_out，开始向所述显示模组发送所述第三帧图像数据。可见，码片的内部模块基于码片接收端控制时序和发送端控制时序的一致性原理，通过计算得到LCDC模块的T2_3参数，并在第三时段根据T2_3控制码片的LCDC模块启动和发送数据，且由于LT用于保持如下状态：LCDC模块向MIPI TX模块发送输出端帧同步Vsync_out信号后，LCDC模块的内部缓存中存在有效数据可以被MIPI TX模块传输至显示模组，内部缓存中的有效数据用于补偿LCDC模块的测量和计算误差，从而使得码片应用时输入像素数据和输出像素数据能够保持平衡，长时间传输下屏端能够正常显示。

第二方面，本申请提供一种码片，应用于图像数据处理芯片组，所述图像数据处理芯片组包括应用处理器AP、所述码片以及显示模组，所述AP与所述码片通信连接，所述码片与所述显示模组通信连接，所述码片包括移动行业处理器接口接收MIPI RX模块、视频预处理VPRE模块、图像处理VIDC模块、图像显示处理模块LCDC模块以及MIPI TX模块，所述MIPIRX模块连接所述VPRE模块，所述VPRE模块连接所述VIDC模块，所述VIDC连接所述LCDC，所述LCDC模块连接所述MIPI TX模块，且所述视频模式是指所述码片的输出模式为视频Video模式；其中，

所述LCDC模块，用于初始化配置码片的默认参数，所述默认参数包括显示接口DSI通道lane速率rate、显示像素接口DPI时钟频率OSC以及缓冲行数阈值LT，所述LT用于保持如下状态：所述LCDC模块向所述MIPI TX模块发送输出端帧同步Vsync_out信号后，所述LCDC模块的内部缓存中存在有效数据可以被所述MIPI TX模块传输至所述显示模组，所述内部缓存中的所述有效数据用于补偿所述LCDC模块的测量和计算误差；

在所述码片接收并处理第一帧图像数据的第一时段内，所述VPRE模块，用于通过IPI接口统计接收到所述AP发送的第一接收端帧同步信号Vsync_in的时间点T0_1和接收到第二Vsync_in的时间点T0_2之间的间隔时长LF，以及，根据所述LF确定接收端单帧有效数据处理时长Tvact_in；以及，根据所述Tvact_in更新所述DSI lane rate、所述DPI OSC；其中，所述第一时段是指所述T0_1和所述T0_2之间的时段；

在所述码片接收并处理第二帧图像数据的第二时段内，所述VPRE模块，还用于确定所述T0_2和T1_2之间的间隔时长LN，T1_2为当前时段所述LCDC模块接收到所述VIDC模块发送的帧起始frame start信号的时间点，所述frame start信号用于指示所述LCDC模块启动并开始传输图像数据；以及，根据所述显示模组的配置信息确定所述LCDC模块的控制时序中的垂直同步像素行号VSA_LCDC和垂直后肩像素行号VBP_LCDC；以及，根据所述LN、所述VSA_LCDC、所述VBP_LCDC、所述LT以及所述MIPI RX模块接收到所述AP的第三Vsync_in的时间点T0_3确定T2_3，T2_3为所述码片接收并处理第三帧图像数据的第三时段内所述LCDC模块开始启动DPI接口并向所述MIPI TX模块发送输出端帧同步Vsync_out信号的时间点，所述Vsync_out信号用于指示所述MIPI TX模块开始传输图像数据；以及向所述LCDC模块发送所述T2_3；其中，所述第二时段是指所述T0_2和所述T0_3之间的时段，所述第三时段是指所述T0_3和T0_4之间的时段，所述T0_4为所述VPRE模块第四次接收到所述AP发送的Vsync_in的时间点；

在所述第三时段内，所述LCDC模块，还用于接收所述T2_3，并在所述T2_3向所述MIPI TX模块发送所述Vsync_out；以及，所述MIPI TX模块接收所述Vsync_out，开始向所述显示模组发送所述第三帧图像数据。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的一种图像数据处理芯片组的码片结构示意图；

图2是本申请实施例提供的一种视频模式下的图像数据传输控制方法的属性交互图；

图3是本申请实施例提供的一种视频模式下的图像数据传输控制方法的时序图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

本申请中的“至少一个”指的是一个或多个，多个指的是两个或两个以上。本申请中和/或，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A、B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一(项)个”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a、b或c中的至少一项(个)，可以表示：a，b，c，a和b，a和c，b和c，或a、b和c，其中a、b、c中的每一个本身可以是元素，也可以是包含一个或多个元素的集合。

需要指出的是，本申请实施例中涉及的等于可以与大于连用，适用于大于时所采用的技术方案，也可以与小于连用，适用于与小于时所采用的技术方案，需要说明的是，当等于与大于连用时，不与小于连用；当等于与小于连用时，不与大于连用。本申请实施例中“的 (of)”，“相应的 (corresponding，relevant)”和“对应的(corresponding)”有时可以混用，应当指出的是，在不强调其区别时，其所要表达的含义是一致的。

基于上述问题，本申请提出一种视频模式下的图像数据传输控制方法，下面进行详细说明。

请参阅图1，图1是本申请实施例提供的一种图像数据处理芯片组的码片结构示意图。所述图像数据处理芯片组包括应用处理器AP、所述码片100以及显示模组，所述AP与所述码片100通信连接，所述码片100与所述显示模组通信连接。

如图1所示，所述码片100包括移动行业处理器接口接收MIPI RX模块101、视频预处理VPRE模块102、图像处理VIDC模块103、图像显示处理模块LCDC模块104以及MIPI TX模块105，所述MIPI RX模块101连接所述VPRE模块102，所述VPRE模块102连接所述VIDC模块103，所述VIDC模块103连接所述LCDC模块104，所述LCDC模块104连接所述MIPI TX模块105，且所述视频模式是指所述码片的输出模式为视频Video模式。Video模式下，VIDC模块通过帧启动frame start信号通知LCDC模块进行数据同步传输，LCDC模块数据处理完成通过输出端帧同步Vsync_out信号通知MIPI TX模块进行数据同步传输。

请参阅图2，图2是本申请实施例提供的一种视频模式下的图像数据传输控制方法的属性交互图，应用于如图1所示的图像数据处理芯片组的码片100；如图所示，本图像数据传输控制方法包括以下步骤。

步骤210，所述LCDC模块初始化配置码片的默认参数，所述默认参数包括显示接口DSI通道lane速率rate、显示像素接口DPI时钟频率OSC以及缓冲行数阈值LT，所述LT用于保持如下状态：所述LCDC模块向所述MIPI TX模块发送输出端帧同步Vsync_out信号后，所述LCDC模块的内部缓存中存在有效数据可以被所述MIPI TX模块传输至所述显示模组，所述内部缓存中的所述有效数据用于补偿所述LCDC模块的测量和计算误差。

其中，LT为保证LCDC发送Vsync后存在有效数据可以传输，配置的缓冲行数(LCDC的缓冲buffer为4K pixel因此配置行数小于此硬件缓冲大小)。

其中，Vsync是指帧同步信号，表示扫描1帧的开始，一帧也就是LCD显示的一个画面。

步骤220，在所述码片接收并处理第一帧图像数据的第一时段内，所述VPRE模块通过IPI接口统计接收到所述AP发送的第一接收端帧同步信号Vsync_in的时间点T0_1和接收到第二Vsync_in的时间点T0_2之间的间隔时长LF，以及，根据所述LF确定接收端单帧有效数据处理时长Tvact_in；以及，根据所述Tvact_in更新所述DSI lane rate、所述DPI OSC；其中，所述第一时段是指所述T0_1和所述T0_2之间的时段。

其中，T0是指接收到AP发送Vsync的时刻；T1是指LCDC模块接收到VIDC模块的frame start的时刻；T2_3是指LCDC模块向MIPI TX模块发出Vsync信号的时刻。

其中，单帧有效数据处理时长是指传输完Vactive所需要的时间；所述根据所述LF确定接收端单帧有效数据处理时长Tvact_in，包括：

确定码片接收单帧图像数据的输入总行号Vtotal = VSA_in + VBP_in +Vactive_in + VFP_in，VSA_in 表示码片接收端控制时序中垂直同步像素的行号，VBP_in标识码片接收端控制时序中垂直后肩像素的行号，Vactive_in表示码片接收端控制时序中接收单帧图像数据中的垂直有效像素的行号，VFP_in表示码片接收端控制时序中垂直前肩像素的行号，行号表示行数；

确定码片接收单帧图像数据的时间为Ttotal即LF；

确定码片接收单帧图像数据中的有效数据的行号为 Vactive_in；

确定单帧有效数据处理时长Tvact_in = Ttotal * Vactive_in / Vtotal =LF*Vactive_in / Vtotal。

步骤230，在所述码片接收并处理第二帧图像数据的第二时段内，所述VPRE模块确定所述T0_2和T1_2之间的间隔时长LN，T1_2为当前时段所述LCDC模块接收到所述VIDC模块发送的帧起始frame start信号的时间点，所述frame start信号用于指示所述LCDC模块启动并开始传输图像数据；以及，根据所述显示模组的配置信息确定所述LCDC模块的控制时序中的垂直同步像素行号VSA_LCDC和垂直后肩像素行号VBP_LCDC；以及，根据所述LN、所述VSA_LCDC、所述VBP_LCDC、所述LT以及所述MIPI RX模块接收到所述AP的第三Vsync_in的时间点T0_3确定T2_3，T2_3为所述码片接收并处理第三帧图像数据的第三时段内所述LCDC模块开始启动DPI接口并向所述MIPI TX模块发送输出端帧同步Vsync_out信号的时间点，所述Vsync_out信号用于指示所述MIPI TX模块开始传输图像数据；以及向所述LCDC模块发送所述T2_3；其中，所述第二时段是指所述T0_2和所述T0_3之间的时段，所述第三时段是指所述T0_3和T0_4之间的时段，所述T0_4为所述VPRE模块第四次接收到所述AP发送的Vsync_in的时间点。

步骤240，在所述第三时段内，所述LCDC模块接收所述T2_3，并在所述T2_3向所述MIPI TX模块发送所述Vsync_out；以及，所述MIPI TX模块接收所述Vsync_out，开始向所述显示模组发送所述第三帧图像数据。

在一个可能的示例中，所述根据所述LN、所述VSA_LCDC、所述VBP_LCDC、所述LT以及所述MIPI RX模块接收到所述AP的第三Vsync_in的时间点T0_3确定T2_3，包括：

根据所述LN、所述VSA_LCDC、所述VBP_LCDC以及所述MIPI RX模块接收到所述AP的第三Vsync_in的时间点T0_3确定T2_3’，所述T2_3’为在不考虑所述LT的情况下所述LCDC模块开始启动DPI接口并向所述MIPI TX模块发送所述Vsync_out信号的时间点；

根据所述LT和所述T2_3’确定所述T2_3=所述T2_3’+所述LT。

其中，LT的数值例如可以是0行，也可以3行。

可见，本示例中，码片先计算出不考虑所述LT的情况下所述LCDC模块开始启动DPI接口并向所述MIPI TX模块发送所述Vsync_out信号的时间点，然后再根据LT计算出T2_3，充分考虑计算误差，提高准确度和稳定性。

在本可能的示例中，所述根据所述LN、所述VSA_LCDC、所述VBP_LCDC以及所述MIPIRX模块接收到所述AP的第三Vsync_in的时间点T0_3确定2_3’，包括：

确定所述LCDC模块经过所述T0_3时刻到真正收到有效数据的时间点为T0_3+所述LN；

确定所述LCDC模块经过所述T0_3时刻到真正发送有效数据的时间点为所述T0_3+Δt+Tvsa_lcd +Tvbp_lcd，其中，所述Tvsa_lcd、所述Tvbp_lcd为所述LCDC模块在垂直方向的消隐参数，即所述LCDC模块从启动到经过（所述Tvsa_lcd+所述Tvbp_lcd）时间后才开始真正输出有效的图像数据，所述Tvsa_lcd、所述Tvbp_lcd的单位为所述LCDC模块传输一行图像数据的时间，所述Tvsa_lcd根据所述VSA_LCDC确定，所述Tvbp_lcd根据所述VBP_LCDC确定，所述Δt为所述T0_3和T2_3’之间的时间差，所述T2_3’为在不考虑所述LT的情况下所述LCDC模块开始启动DPI接口并向所述MIPI TX模块发送所述Vsync_out信号的时间点；

确定所述LCDC模块接收图像数据和发送图像数据的时序要保持一致的数学表达为如下目标公式：

所述T0_3+所述LN =所述T0_3+所述Δt +所述VSA_LCD +所述VBP_LCD；

根据所述目标公式和所述Δt的计算公式确定所述T2_3’=所述T0_3+所述LN-（所述VSA_LCD +所述VBP_LCD）。

其中，根据所述LT和所述T2_3’确定所述T2_3=所述T2_3’+所述LT=所述T0_3+所述LN-（所述VSA_LCD +所述VBP_LCD）+所述LT。

具体实现中，所述Tvsa_lcd根据所述VSA_LCDC确定，具体通过VSA_LCDC*LCDC模块传输一行图像数据的时间得到，所述Tvbp_lcd根据所述VBP_LCDC确定，具体通过VBP_LCDC*LCDC模块传输一行图像数据的时间得到；所述LCDC模块传输一行图像数据的时间通过如下方式计算得到：

确定码片LCDC模块接收单帧图像数据的输入总行号Vtotal_LCDC = VSA_LCDC +VBP_LCDC + Vactive_LCDC + VFP_LCDC，Vactive_LCDC表示LCDC控制时序中接收单帧图像数据中的垂直有效像素的行号，VFP_LCDC表示LCDC控制时序中垂直前肩像素的行号；

确定LCDC模块接收单帧图像数据的时间为Ttotal即LF；

确定LCDC模块传输一行图像数据的时间为Ttotal / Vtotal_LCDC，“/”表示除法运算。

其中，所述输出有效的图像数据是指输出能够在显示模组的显示屏上显示出来的像素数据。

可见，本示例中，由于T0_3+ LN为从码片LCDC模块的接收端控制时序确认出的时间，T0_3+Δt+VSA_LCD+ VBP_LCD为从码片LCDC模块的发送端控制时序确认出的时间，为使得码片的LCDC模块应用时输入像素数据和输出像素数据能够保持平衡，因此将上述时间对齐即时长相同，同时充分考虑计算等误差提高准确度。

在一个可能的示例中，所述LN大于或等于（所述VSA_LCDC+所述VBP_LCDC）。

在一个可能的示例中，所述LN等于V_blank与datapath delay的和，所述V_blank用于表征所述AP发送的图像数据中多行像素数据在水平方向会被消隐的行像素数据的接收时段，所述消隐指的是所述显示模组隐藏显示，所述V_blank等于接收端帧同步信号的长度VSA_in与接收端帧同步信号的后肩VBP_in的和，所述datapath delay用于表征所述MIPIRX模块接收图像数据的时间点到所述LCDC 模块真正获取图像数据的时间点之间的间隔时长；且，

所述LN大于（所述VSA_LCDC+所述VBP_LCDC）用于约束所述LCDC模块启动DPI接口的时间点在所述T0_3之后，所述DPI接口为所述LCDC模块与所述MIPI TX模块之间的数据传输接口。

可见，本示例中，由于LN大于或等于（所述VSA_LCDC+所述VBP_LCDC），即LCDC模块接收端接收消隐数据的时长足以覆盖LCDC发出对应消隐数据的时长，约束LCDC模块启动DPI在T0_3之后，保证了LCDC模块接收到frame start指令的时间点先于LCDC模块发送有效数据的时间点，且时间间隔不会过长，码片应用时输入像素数据和输出像素数据能够保持平衡，长时间传输下屏端能够正常显示。

其中，请参阅图3，图3是本申请实施例提供的一种视频模式下的图像数据传输控制方法的时序图，如图3所示，图中，上侧时序图表示码片接收端（MIPI RX模块+VPRE模块+VIDC模块）的控制时序，下侧时序图表示为码片LCDC模块的控制时序，

“MIPI RX接收AP Vsync”表示：MIPI RX接收到来自AP发送的Vsync信号；

“VIDC frame startto LDCD”表示：VIDC模块发送frame start信号指示LCDC模块启动DPI接口（LCDC模块与MIPI TX之间的接口）并开始传输图像数据；

“LCDC Start DryRun”表示：LCDC模块开始试运行；

“LCDC Send validdata”表示：LCDC模块发送有效数据到MIPI TX模块；

“LCDC StartVsync to MIPI TX”表示：LCDC模块将Vsync信号发送到MIPI TX模块；

该图例所表述的控制时序中，在第一帧对应的第一时段，VPRE模块通过IPI接口统计接收到AP发送的第一接收端帧同步信号Vsync_in的时间点T0_1和接收到第二Vsync_in的时间点T0_2之间的间隔时长LF，以及，根据LF确定接收端单帧有效数据处理时长Tvact_in；以及，根据Tvact_in更新DSI lane rate、DPI OSC；其中，第一时段是指T0_1和T0_2之间的时段；

在第二帧图像数据对应的第二时段，VPRE模块确定T0_2和T1_2之间的间隔时长LN，T1_2为当前时段LCDC模块接收到VIDC模块发送的帧起始frame start信号的时间点；以及，根据显示模组的配置信息确定LCDC模块的控制时序中的垂直同步像素行号VSA_LCDC和垂直后肩像素行号VBP_LCDC；以及，根据LN、VSA_LCDC、VBP_LCDC、LT以及MIPI RX模块接收到AP的第三Vsync_in的时间点T0_3确定T2_3，T2_3为在码片接收并处理第三帧图像数据的第三时段内LCDC模块开始启动DPI接口并向MIPI TX模块发送输出端帧同步Vsync_out信号的时间点，Vsync_out信号用于指示MIPI TX模块开始传输图像数据；以及向LCDC模块发送T2_3；其中，第二时段是指T0_2和T0_3之间的时段，第三时段是指T0_3和T0_4之间的时段，T0_4为VPRE模块第四次接收到AP发送的Vsync_in的时间点

以及，在第三帧图像对应的第三时段，LCDC模块接收T2_3，并在T2_3向MIPITX模块发送Vsync_out；以及，MIPI TX模块接收Vsync_out，开始向显示模组发送第三帧图像数据。

需要注意的是，第一时段和第二时段中，LCDC模块接收到VIDC模块的frame start信号后，并不响应向MIPI TX模块发送数据的操作，从第三时段的对应时间节点（T1_3+LT）开始真正向MIPI TX模块发送数据。

其中，如果LN>= VSA + VBP，说明AP发出的空行+GyrFalcon数据通路的delay足以覆盖VSA + VBP。LCDC DPI的启动时间点在T0之后，T2_3 = LN -（VSA + VBP）+ LT。

在本可能的示例中，所述LCDC模块在所述T2_3向所述MIPI RX模块发送所述Vsync_out之后，所述方法还包括：所述LCDC模块启动所述DPI接口，并将所述DPI接口的工作模式由当前的低功耗LP模式切换为高速HS模式。

在一个可能的示例中，所述DPI OSC为300MHz。

可见，本示例中，考虑到第一帧和第二帧LF/LN测量是基于配置好的LCDC时钟周期计数，因此初始化DPI时钟固定300MHz，固定最高时钟，精度更有利计数，并且有利于后续动态做控制时序的适配调整。

在一个可能的示例中，所述第一时段、所述第二时段、所述第三时段的时长相同。

在一个可能的示例中，所述第一时段中的LN1、所述第二时段中的LN2、所述第三时段的LN3的时长相同，所述LN2为所述LN，LN1为所述T0_1和T1_1之间的间隔时长，T1_1为所述第一时段内所述LCDC模块接收到所述VIDC模块发送的所述frame start信号的时间点，LN3为所述T0_3和T1_3之间的间隔时长，T1_3为所述第三时段内所述LCDC模块接收到所述VIDC模块发送的所述frame start信号的时间点。

本申请方案方便软件开发人员的升级维护和技术支持工程师、售前售后服务工程师在客户项目和服务过程中更好理解软件流程，并更快捷有效处理项目调试过程中遇到的问题。

上述主要从方法侧执行过程的角度对本申请实施例的方案进行了介绍。可以理解的是，桥接芯片为了实现上述功能，其包含了执行各个功能相应的硬件结构和/或软件模块。本领域技术人员应该很容易意识到，结合本文中所提供的实施例描述的各示例的单元及算法步骤，本申请能够以硬件或硬件和计算机软件的结合形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

本申请实施例可以根据上述方法示例对码片进行功能单元的划分，例如，可以对应各个功能划分各个功能单元，也可以将两个或两个以上的功能集成在一个处理单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。需要说明的是，本申请实施例中对单元的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。

本申请实施例提供一种码片，应用于图像数据处理芯片组，所述码片包括移动行业处理器接口接收MIPI RX模块、视频预处理VPRE模块、图像处理VIDC模块、图像显示处理模块LCDC模块以及MIPI TX模块，所述MIPI RX模块连接所述VPRE模块，所述VPRE模块连接所述VIDC模块，所述VIDC连接所述LCDC，所述LCDC模块连接所述MIPI TX模块。

本申请实施例可以根据上述方法示例对码片进行功能模块的划分，例如，可以对应各个功能划分各个功能模块，也可以将两个或两个以上的功能集成在一个处理模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。本申请实施例中对模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。

在采用对应各个功能划分各个功能模块的情况下，图1示出上述实施例中所涉及的码片的一种可能的结构示意图。如图1所示，所述码片100包括移动行业处理器接口接收MIPI RX模块101、视频预处理VPRE模块102、图像处理VIDC模块103、图像显示处理模块LCDC模块104以及MIPI TX模块105，所述MIPI RX模块101连接所述VPRE模块102，所述VPRE模块102连接所述VIDC模块103，所述VIDC模块103连接所述LCDC模块104，所述LCDC模块104连接所述MIPI TX模块105，且所述视频模式是指所述码片的输出模式为视频Video模式，其中，

所述LCDC模块104用于初始化配置码片的默认参数，所述默认参数包括显示接口DSI通道lane速率rate、显示像素接口DPI时钟频率OSC以及缓冲行数阈值LT，所述LT用于保持如下状态：所述LCDC模块104向所述MIPI TX模块105发送输出端帧同步Vsync_out信号后，所述LCDC模块104的内部缓存中存在有效数据可以被所述MIPI TX模块105传输至所述显示模组，所述内部缓存中的所述有效数据用于补偿所述LCDC模块104的测量和计算误差；

在所述码片100接收并处理第一帧图像数据的第一时段内，所述VPRE模块102用于通过IPI接口统计接收到所述AP发送的第一接收端帧同步信号Vsync_in的时间点T0_1和接收到第二Vsync_in的时间点T0_2之间的间隔时长LF，以及，根据所述LF确定接收端单帧有效数据处理时长Tvact_in；以及，根据所述Tvact_in更新所述DSI lane rate、所述DPIOSC；其中，所述第一时段是指所述T0_1和所述T0_2之间的时段；

在所述码片100接收并处理第二帧图像数据的第二时段内，所述VPRE模块102还用于确定所述T0_2和T1_2之间的间隔时长LN，T1_2为当前时段所述LCDC模块104接收到所述VIDC模块103发送的帧起始frame start信号的时间点，所述frame start信号用于指示所述LCDC模块启动并开始传输图像数据；以及，根据所述显示模组的配置信息确定所述LCDC模块104的控制时序中的垂直同步像素行号VSA_LCDC和垂直后肩像素行号VBP_LCDC；以及，根据所述LN、所述VSA_LCDC、所述VBP_LCDC、所述LT以及所述MIPI RX模块101接收到所述AP的第三Vsync_in的时间点T0_3确定T2_3，T2_3为所述码片接收并处理第三帧图像数据的第三时段内所述LCDC模块104开始启动DPI接口并向所述MIPI TX模块105发送输出端帧同步Vsync_out信号的时间点，所述Vsync_out信号用于指示所述MIPI TX模块105开始传输图像数据；以及向所述LCDC模块104发送所述T2_3；其中，所述第二时段是指所述T0_2和所述T0_3之间的时段，所述第三时段是指所述T0_3和T0_4之间的时段，所述T0_4为所述VPRE模块102第四次接收到所述AP发送的Vsync_in的时间点

在所述第三时段内，所述LCDC模块104还用于接收所述T2_3，并在所述T2_3向所述MIPI TX模块105发送所述Vsync_out；以及，所述MIPI TX模块105接收所述Vsync_out，开始向所述显示模组发送所述第三帧图像数据。

在一个可能的示例中，所述根据所述LN、所述VSA_LCDC、所述VBP_LCDC、所述LT以及所述MIPI RX模块接收到所述AP的第三Vsync_in的时间点T0_3确定T2_3，所述VPRE模块102具体用于：根据所述LN、所述VSA_LCDC、所述VBP_LCDC以及所述MIPI RX模块101接收到所述AP的第三Vsync_in的时间点T0_3确定T2_3’，所述T2_3’为在不考虑所述LT的情况下所述LCDC模块开始启动DPI接口并向所述MIPI TX模块105发送所述Vsync_out信号的时间点；根据所述LT和所述T2_3’确定所述T2_3=所述T2_3’+所述LT。

在一个可能的示例中，所述根据所述LN、所述VSA_LCDC、所述VBP_LCDC以及所述MIPI RX模块接收到所述AP的第三Vsync_in的时间点T0_3确定2_3’，包括：确定所述LCDC模块经过所述T0_3时刻到真正收到有效数据的时间点为T0_3+所述LN；确定所述LCDC模块经过所述T0_3时刻到真正发送有效数据的时间点为所述T0_3+Δt+Tvsa_lcd +Tvbp_lcd，其中，所述Tvsa_lcd、所述Tvbp_lcd为所述LCDC模块在垂直方向的消隐参数，即所述LCDC模块从启动到经过（所述Tvsa_lcd+所述Tvbp_lcd）时间后才开始真正输出有效的图像数据，所述Tvsa_lcd、所述Tvbp_lcd的单位为所述LCDC模块传输一行图像数据的时间，所述Tvsa_lcd根据所述VSA_LCDC确定，所述Tvbp_lcd根据所述VBP_LCDC确定，所述Δt为所述T0_3和T2_3’之间的时间差，所述T2_3’为在不考虑所述LT的情况下所述LCDC模块开始启动DPI接口并向所述MIPI TX模块发送所述Vsync_out信号的时间点；确定所述LCDC模块接收图像数据和发送图像数据的时序要保持一致的数学表达为如下目标公式：

所述T0_3+所述LN =所述T0_3+所述Δt +所述VSA_LCD +所述VBP_LCD；

根据所述目标公式和所述Δt的计算公式确定所述T2_3’=所述T0_3+所述LN-（所述VSA_LCD +所述VBP_LCD）。

在一个可能的示例中，所述LN大于或等于（所述VSA_LCDC+所述VBP_LCDC）。

在一个可能的示例中，所述LN等于V_blank与datapath delay的和，所述V_blank用于表征所述AP发送的图像数据中多行像素数据在水平方向会被消隐的行像素数据的接收时段，所述消隐指的是所述显示模组隐藏显示，所述V_blank等于接收端帧同步信号的长度VSA_in与接收端帧同步信号的后肩VBP_in的和，所述datapath delay用于表征所述MIPIRX模块接收图像数据的时间点到所述LCDC 模块真正获取图像数据的时间点之间的间隔时长；且，所述LN大于（所述VSA_LCDC+所述VBP_LCDC）用于约束所述LCDC模块启动DPI接口的时间点在所述T0_3之后，所述DPI接口为所述LCDC模块与所述MIPI TX模块之间的数据传输接口。

在一个可能的示例中，所述LCDC模块在所述T2_3向所述MIPI RX模块发送所述Vsync_out之后，所述LCDC模块104具体还用于：所述LCDC模块104启动所述DPI接口，并将所述DPI接口的工作模式由当前的低功耗LP模式切换为高速HS模式。

在一个可能的示例中，所述DPI OSC为300MHz。

在一个可能的示例中，所述第一时段、所述第二时段、所述第三时段的时长相同。

在一个可能的示例中，所述第一时段中的LN1、所述第二时段中的LN2、所述第三时段的LN3的时长相同，所述LN2为所述LN，LN1为所述T0_1和T1_1之间的间隔时长，T1_1为所述第一时段内所述LCDC模块接收到所述VIDC模块发送的所述frame start信号的时间点，LN3为所述T0_3和T1_3之间的间隔时长，T1_3为所述第三时段内所述LCDC模块接收到所述VIDC模块发送的所述frame start信号的时间点。

应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

在本申请所提供的几个实施例中，应该理解到，所揭露的方法、装置和系统，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的；例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式；例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理包括，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，可轻易想到变化或替换，均可作各种更动与修改，包含上述不同功能、实施步骤的组合，包含软件和硬件的实施方式，均在本发明的保护范围。

Claims (10)

1.一种视频模式下的图像数据传输控制方法，其特征在于，应用于图像数据处理芯片组中的码片，所述图像数据处理芯片组包括应用处理器AP、所述码片以及显示模组，所述AP与所述码片通信连接，所述码片与所述显示模组通信连接，所述码片包括移动行业处理器接口接收MIPI RX模块、视频预处理VPRE模块、图像处理VIDC模块、图像显示处理模块LCDC模块以及MIPI TX模块，所述MIPI RX模块连接所述VPRE模块，所述VPRE模块连接所述VIDC模块，所述VIDC连接所述LCDC，所述LCDC模块连接所述MIPI TX模块，且所述视频模式是指所述码片的输出模式为视频Video模式；所述方法包括：

所述LCDC模块初始化配置码片的默认参数，所述默认参数包括显示接口DSI通道lane速率rate、显示像素接口DPI时钟频率OSC以及缓冲行数阈值LT，所述LT用于保持如下状态：所述LCDC模块向所述MIPI TX模块发送输出端帧同步Vsync_out信号后，所述LCDC模块的内部缓存中存在有效数据可以被所述MIPI TX模块传输至所述显示模组，所述内部缓存中的所述有效数据用于补偿所述LCDC模块的测量和计算误差；

在所述码片接收并处理第一帧图像数据的第一时段内，所述VPRE模块通过IPI接口统计接收到所述AP发送的第一接收端帧同步信号Vsync_in的时间点T0_1和接收到第二Vsync_in的时间点T0_2之间的间隔时长LF，以及，根据所述LF确定接收端单帧有效数据处理时长Tvact_in；以及，根据所述Tvact_in更新所述DSI lane rate、所述DPI OSC；其中，所述第一时段是指所述T0_1和所述T0_2之间的时段；

在所述码片接收并处理第二帧图像数据的第二时段内，所述VPRE模块确定所述T0_2和T1_2之间的间隔时长LN，T1_2为当前时段所述LCDC模块接收到所述VIDC模块发送的帧起始frame start信号的时间点，所述frame start信号用于指示所述LCDC模块启动并开始传输图像数据；以及，根据所述显示模组的配置信息确定所述LCDC模块的控制时序中的垂直同步像素行号VSA_LCDC和垂直后肩像素行号VBP_LCDC；以及，根据所述LN、所述VSA_LCDC、所述VBP_LCDC、所述LT以及所述MIPI RX模块接收到所述AP的第三Vsync_in的时间点T0_3确定T2_3，T2_3为所述码片接收并处理第三帧图像数据的第三时段内所述LCDC模块开始启动DPI接口并向所述MIPI TX模块发送输出端帧同步Vsync_out信号的时间点，所述Vsync_out信号用于指示所述MIPI TX模块开始传输图像数据；以及向所述LCDC模块发送所述T2_3；其中，所述第二时段是指所述T0_2和所述T0_3之间的时段，所述第三时段是指所述T0_3和T0_4之间的时段，所述T0_4为所述VPRE模块第四次接收到所述AP发送的Vsync_in的时间点；

在所述第三时段内，所述LCDC模块接收所述T2_3，并在所述T2_3向所述MIPI TX模块发送所述Vsync_out；以及，所述MIPI TX模块接收所述Vsync_out，开始向所述显示模组发送所述第三帧图像数据。

2.根据权利要求1所述的方法，其特征在于，所述根据所述LN、所述VSA_LCDC、所述VBP_LCDC、所述LT以及所述MIPI RX模块接收到所述AP的第三Vsync_in的时间点T0_3确定T2_3，包括：

根据所述LN、所述VSA_LCDC、所述VBP_LCDC以及所述MIPI RX模块接收到所述AP的第三Vsync_in的时间点T0_3确定T2_3’，所述T2_3’为在不考虑所述LT的情况下所述LCDC模块开始启动DPI接口并向所述MIPI TX模块发送所述Vsync_out信号的时间点；

根据所述LT和所述T2_3’确定所述T2_3=所述T2_3’+所述LT。

3.根据权利要求2所述的方法，其特征在于，所述根据所述LN、所述VSA_LCDC、所述VBP_LCDC以及所述MIPI RX模块接收到所述AP的第三Vsync_in的时间点T0_3确定2_3’，包括：

确定所述LCDC模块经过所述T0_3时刻到真正收到有效数据的时间点为T0_3+所述LN；

确定所述LCDC模块经过所述T0_3时刻到真正发送有效数据的时间点为所述T0_3+Δt+Tvsa_lcd +Tvbp_lcd，其中，所述Tvsa_lcd、所述Tvbp_lcd为所述LCDC模块在垂直方向的消隐参数，即所述LCDC模块从启动到经过（所述Tvsa_lcd+所述Tvbp_lcd）时间后才开始真正输出有效的图像数据，所述Tvsa_lcd、所述Tvbp_lcd的单位为所述LCDC模块传输一行图像数据的时间，所述Tvsa_lcd根据所述VSA_LCDC确定，所述Tvbp_lcd根据所述VBP_LCDC确定，所述Δt为所述T0_3和T2_3’之间的时间差，所述T2_3’为在不考虑所述LT的情况下所述LCDC模块开始启动DPI接口并向所述MIPI TX模块发送所述Vsync_out信号的时间点；

确定所述LCDC模块接收图像数据和发送图像数据的时序要保持一致的数学表达为如下目标公式：

所述T0_3+所述LN =所述T0_3+所述Δt +所述VSA_LCD +所述VBP_LCD；

根据所述目标公式和所述Δt的计算公式确定所述T2_3’=所述T0_3+所述LN-（所述VSA_LCD +所述VBP_LCD）。

4.根据权利要求1-3任一项所述的方法，其特征在于，所述LN大于或等于（所述VSA_LCDC+所述VBP_LCDC）。

5.根据权利要求1-3任一项所述的方法，其特征在于， 所述LN等于V_blank与datapathdelay的和，所述V_blank用于表征所述AP发送的图像数据中多行像素数据在水平方向会被消隐的行像素数据的接收时段，所述消隐指的是所述显示模组隐藏显示，所述V_blank等于接收端帧同步信号的长度VSA_in与接收端帧同步信号的后肩VBP_in的和，所述datapathdelay用于表征所述MIPI RX模块接收图像数据的时间点到所述LCDC 模块真正获取图像数据的时间点之间的间隔时长；且，

所述LN大于（所述VSA_LCDC+所述VBP_LCDC）用于约束所述LCDC模块启动DPI接口的时间点在所述T0_3之后，所述DPI接口为所述LCDC模块与所述MIPI TX模块之间的数据传输接口。

6.根据权利要求5所述的方法，其特征在于，所述LCDC模块在所述T2_3向所述MIPI RX模块发送所述Vsync_out之后，所述方法还包括：

所述LCDC模块启动所述DPI接口，并将所述DPI接口的工作模式由当前的低功耗LP模式切换为高速HS模式。

7.根据权利要求1-3任一项所述的方法，其特征在于，所述DPI OSC为300MHz。

8.根据权利要求1-3任一项所述的方法，其特征在于，所述第一时段、所述第二时段、所述第三时段的时长相同。

9.根据权利要求1-3任一项所述的方法，其特征在于，所述第一时段中的LN1、所述第二时段中的LN2、所述第三时段的LN3的时长相同，所述LN2为所述LN，LN1为所述T0_1和T1_1之间的间隔时长，T1_1为所述第一时段内所述LCDC模块接收到所述VIDC模块发送的所述frame start信号的时间点，LN3为所述T0_3和T1_3之间的间隔时长，T1_3为所述第三时段内所述LCDC模块接收到所述VIDC模块发送的所述frame start信号的时间点。

10.一种芯片，其特征在于，所述芯片为码片，所述码片应用于图像数据处理芯片组，所述图像数据处理芯片组包括应用处理器AP、所述码片以及显示模组，所述AP与所述码片通信连接，所述码片与所述显示模组通信连接，

所述码片包括移动行业处理器接口接收MIPI RX模块、视频预处理VPRE模块、图像处理VIDC模块、图像显示处理模块LCDC模块以及MIPI TX模块，所述MIPI RX模块连接所述VPRE模块，所述VPRE模块连接所述VIDC模块，所述VIDC连接所述LCDC，所述LCDC模块连接所述MIPI TX模块，且所述码片的输出模式为视频Video模式；其中，

所述LCDC模块，用于初始化配置码片的默认参数，所述默认参数包括显示接口DSI通道lane速率rate、显示像素接口DPI时钟频率OSC以及缓冲行数阈值LT，所述LT用于保持如下状态：所述LCDC模块向所述MIPI TX模块发送输出端帧同步Vsync_out信号后，所述LCDC模块的内部缓存中存在有效数据可以被所述MIPI TX模块传输至所述显示模组，所述内部缓存中的所述有效数据用于补偿所述LCDC模块的测量和计算误差；

在所述码片接收并处理第一帧图像数据的第一时段内，所述VPRE模块，用于通过IPI接口统计接收到所述AP发送的第一接收端帧同步信号Vsync_in的时间点T0_1和接收到第二Vsync_in的时间点T0_2之间的间隔时长LF，以及，根据所述LF确定接收端单帧有效数据处理时长Tvact_in；以及，根据所述Tvact_in更新所述DSI lane rate、所述DPI OSC；其中，所述第一时段是指所述T0_1和所述T0_2之间的时段；

在所述码片接收并处理第二帧图像数据的第二时段内，所述VPRE模块，还用于确定所述T0_2和T1_2之间的间隔时长LN，T1_2为当前时段所述LCDC模块接收到所述VIDC模块发送的帧起始frame start信号的时间点，所述frame start信号用于指示所述LCDC模块启动并开始传输图像数据；以及，根据所述显示模组的配置信息确定所述LCDC模块的控制时序中的垂直同步像素行号VSA_LCDC和垂直后肩像素行号VBP_LCDC；以及，根据所述LN、所述VSA_LCDC、所述VBP_LCDC、所述LT以及所述MIPI RX模块接收到所述AP的第三Vsync_in的时间点T0_3确定T2_3，T2_3为所述码片接收并处理第三帧图像数据的第三时段内所述LCDC模块开始启动DPI接口并向所述MIPI TX模块发送输出端帧同步Vsync_out信号的时间点，所述Vsync_out信号用于指示所述MIPI TX模块开始传输图像数据；以及向所述LCDC模块发送所述T2_3；其中，所述第二时段是指所述T0_2和所述T0_3之间的时段，所述第三时段是指所述T0_3和T0_4之间的时段，所述T0_4为所述VPRE模块第四次接收到所述AP发送的Vsync_in的时间点；

在所述第三时段内，所述LCDC模块，还用于接收所述T2_3，并在所述T2_3向所述MIPITX模块发送所述Vsync_out；以及，所述MIPI TX模块接收所述Vsync_out，开始向所述显示模组发送所述第三帧图像数据。

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