CN115832055A - 一种半导体器件的接触结构及其制备方法 - Google Patents

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Abstract

本申请公开了一种半导体器件的接触结构及其制备方法，所述半导体器件包括外延层以及位于所述外延层中的掺杂区，所述接触结构包括：层间介质层，设置于所述外延层上；接触孔，包括贯穿所述层间介质层的第一部分以及延伸至所述掺杂区中的第二部分，所述第一部分的尺寸大于所述第二部分的尺寸，并且所述第二部分在所述第一部分的底面开口，所述第二部分的底面设置于所述掺杂区中；接触层，包括设置于所述第一部分的底面的第一接触层和所述第二部分的底面的第二接触层；以及导电通道，设置于所述接触孔内并且与所述接触层接触。本申请通过在导电通道与外延层之间形成不同层次的接触层，增大接触层的面积，进而减小导电通道与外延层之间的接触电阻。

Description

一种半导体器件的接触结构及其制备方法
技术领域
本申请涉及半导体技术领域，特别涉及一种半导体器件的接触结构及其制备方法。
背景技术
半导体器件，例如金属氧化物半导体场效应晶体管（MOSFET）通常包括外延层、形成于外延层内部的源区和漏区，以及实现源区和漏区的电连接的导电通道。其中，导电通道和外延层之间的接触电阻较高。
通常，在外延层表面上形成金属硅化物层以降低接触电阻，以及降低导电通道和外延层之间的接触电阻。
但是，随着半导体工艺的发展，半导体器件的特征尺寸越来越小。在芯片上器件集成密度增加，使得芯片的性能提高以及功能性增强。然而，高密度集成也产生了新的问题，由于半导体器件的特征尺寸越来越小，导电通道的截面积减小，导电通道和金属硅化物层之间的接触面积也逐渐减小，使得其导电通道和外延层之间的接触电阻逐渐增大。
发明内容
鉴于上述问题，本申请的目的在于提供一种半导体器件的接触结构及其制备方法，通过在导电通道与外延层之间形成不同层次的接触层，增大接触层的面积，进而减小导电通道与外延层之间的接触电阻。
本申请第一方面提供一种半导体器件的接触结构，所述半导体器件包括外延层以及位于所述外延层中的掺杂区，所述接触结构包括：
层间介质层，设置于所述外延层上；
接触孔，包括贯穿所述层间介质层的第一部分以及延伸至所述掺杂区中的第二部分，所述第一部分的尺寸大于所述第二部分的尺寸，并且所述第二部分在所述第一部分的底面开口，所述第二部分的底面设置于所述掺杂区中；
接触层，包括设置于所述第一部分的底面的第一接触层和所述第二部分的底面的第二接触层；以及
导电通道，设置于所述接触孔内并且与所述接触层接触。
本申请的第二方面提供一种半导体器件的接触结构的制备方法，所述半导体器件包括外延层以及位于所述外延层中的掺杂区，所述接触结构的制备方法包括：
在所述外延层上形成层间介质层；
形成接触孔，所述接触孔包括贯穿所述层间介质层的第一部分以及延伸至所述掺杂区中的第二部分，所述第一部分的尺寸大于所述第二部分的尺寸，并且所述第二部分在所述第一部分的底面开口，所述第二部分的底面设置于所述掺杂区中；
形成接触层，所述接触层包括设置于所述第一部分的底面的第一接触层和所述第二部分的底面的第二接触层；以及
形成填充所述接触孔并且与所述接触层接触的导电通道。
附图说明
通过以下参照附图对本申请实施例的描述，本申请的上述以及其他目的、特征和优点将更为清楚：
图1示出了一半导体器件实施例的结构示意图；
图2示出了一半导体器件的接触层的结构示意图；
图3示出了本申请一实施例的半导体器件的结构示意图；
图4a示出了本申请一实施例的第一接触层的结构示意图；
图4b示出了本申请一实施例的第二接触层的结构示意图；
图5a至图5e示出了本申请一实施例的半导体器件的制造方法的各阶段截面图；
图6示出了本申请一实施例的半导体器件的结构示意图；
图7a至图7f示出了本申请一实施例的半导体器件的制造方法的各阶段截面图；
图8示出了本申请一实施例的半导体器件的结构示意图；
图9a至图9e示出了本申请一实施例的半导体器件的制造方法的各阶段截面图。
具体实施方式
以下在各个附图中，相同的元件采用类似的附图标记表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如砷化镓（GaAs）、氮化镓（GaN）等，IV-IV族半导体，如碳化硅（SiC）等，II-VI族化合物半导体，如硫化镉（CdS）、碲化镉（CdTe）等，以及IV族半导体，如硅（Si）、锗（Ge）等。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氮氧化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
半导体器件例如为VDMOSFET（垂直双扩散金属氧化物半导体）、LDMOSFET（横向双扩散金属氧化物半导体场效应管）、沟槽MOSFET（沟槽金属氧化物半导体场效应晶体管）等，以下各实施例以LDMOSFET为例进行说明，但并不以此为限。
图1示出了一半导体器件实施例的结构示意图；如图1所示，半导体器件100包括半导体衬底101、位于半导体衬底101上的外延层102，栅极导体106、位于栅极导体106和外延层102之间的栅极电介质105、围绕在栅极导体周围的侧墙107、以及位于外延层102内的源区103和漏区104。栅极导体106和栅极电介质105构成该半导体器件的栅叠层。
半导体器件100还包括层间介质层108，层间介质层108覆盖外延层102的表面，层间介质层108内开设有接触孔109，接触孔109贯穿层间介质层108，延伸至外延层102的表面。接触孔109底部覆盖有接触层110，接触层110上方的接触孔109内填充导电材料，形成导电通道111。通过在接触孔109底部形成接触层110，以降低接触电阻。接触层110例如为金属硅化物层。
增大接触层110与外延层102的接触面积能够进一步降低接触电阻，上述实施例中，增大接触层110与外延层102的接触面积的方法为增大接触孔109的孔径，以增大接触孔109的底面面积，进而增大位于接触孔109底部的接触层110的面积。
图2示出了一半导体器件的接触层的结构示意图，如图1和图2所示，接触层110的底面以及侧壁与外延层102接触，半导体器件100中，当导电通道111与栅极导体106之间的距离为L时，且接触层110的厚度为H时，接触层110与外延层102的接触面积S0为接触层110的底面面积Sd与侧面面积Sc的总和，即S0=Sd+Sc。
图3示出了本申请一实施例的半导体器件的结构示意图；如图3所示，半导体器件200包括半导体衬底201、位于半导体衬底201上的外延层202、位于外延层202内部的掺杂区203、栅极导体206、位于栅极导体206和外延层202之间的栅极电介质205以及围绕栅极导体206的侧墙207，栅极导体206和外延层202之间经由栅极电介质205隔离，栅极导体206和栅极电介质205构成该半导体器件的栅叠层结构。
半导体器件200还包括接触结构。接触结构包括层间介质层208，贯穿层间介质层208并且延伸至外延层202内部的掺杂区203的接触孔209，位于接触孔209底面的接触层210，以及填充接触孔209并与接触层210接触的导电通道211。其中，层间介质层208覆盖外延层202的表面，接触孔209包括贯穿层间介质层208的第一部分209a以及延伸至所述掺杂区203中的第二部分209b，所述第一部分209a的尺寸大于所述第二部分209b的尺寸，并且所述第二部分209b在所述第一部分209a的底面开口，所述第二部分209b的底面设置于所述掺杂区203中。接触层210位于第一部分209a的底面和第二部分209b的底面。接触层210例如为金属硅化物层，接触孔209内填充导电材料，形成导电通道211，导电通道211与接触层210接触。
于一实施例中，在LDMOSFET结构中，掺杂区203为源区和漏区，源区和漏区位于外延层内并且对称地分布在栅极导体206两侧，接触孔209（具体为接触孔209的第二部分209b）到达外延层202内部的源区和漏区。
于一实施例中，在VDMOSFET结构以及沟槽MOSFET结构中，掺杂区203为源区，接触孔209（具体为接触孔209的第二部分209b）到达外延层202内部的源区。
接触层210包括位于接触孔209第一部分209a的底面的第一接触层210a和位于接触孔209第二部分209b底面的第二接触层210b，图4a示出了本申请一实施例的第一接触层的结构示意图；图4b示出了本申请一实施例的第二接触层的结构示意图；如图4a和图4b所示，在垂直于外延层202的方向上，第一接触层210a和第二接触层210b具有一定的厚度，以增大第一接触层210a和第二接触层210b与外延层202的接触面积。具体地，第一接触层210a为围绕导电通道211的环状体，第一接触层210a的外侧壁以及环状底面与外延层202接触，第一接触层210a的顶面以及内侧壁与导电通道211接触。第一接触层210a与外延层202的接触面积S1为第一接触层210a的底面面积Sd1与第一接触层210a的侧面面积Sc1的总和，即，S1=Sd1+Sc1。第二接触层210b为柱体，第二接触层210b的外侧壁以及底面与外延层202接触，第二接触层210b的顶面与导电通道211接触第二接触层210b与外延层202的接触面积S2为第二接触层210b的底面面积Sd2与第二接触层210b的侧面面积Sc2的总和，即S2=Sd2+Sc2。接触层210与外延层的接触面积S为第一接触层210a与外延层202的接触面积S1和第二接触层210b与外延层202的接触面积S2的总和，即S=S1+S2=Sd1+Sc1+Sd2+Sc2=（Sd1+Sd2）+Sc1+Sc2。
当导电通道211与栅极导体206之间的距离为L，且第一接触层210a和第二接触层210b的厚度均为H时，第一接触层210a的底面面积Sd1与第二接触层210b的底面面积Sd2的面积总和与上述实施例的半导体器件100中接触层110的底面面积Sd相等；第一接触层210a的侧面面积Sc1与上述实施例的半导体器件100中接触层110的侧面面积Sc相等，本实施例中，接触层210与外延层202的接触面积S=（Sd1+Sd2）+Sc1+Sc2=Sd+Sc+Sc2=S0+Sc2。即相对于上述实施例的半导体器件100，本申请的接触层210与外延层的接触面积较大，进而本实施例的半导体器件200具有较上述实施例更小的接触电阻。
由于导电通道与栅极导体之间需要保持具有一定的距离（最小距离例如为L），以防止在导电通道与栅极导体之间发生短路，因此，在半导体器件的特征尺寸要求越来越小时，本实施例可实现在不增大接触孔的孔径的设计下，更进一步的改善半导体器件的接触电阻。
本实施例中，接触孔209的在水平方向的截面形状为圆形，相应地，第一接触层210a为圆环状，第二接触层210b为圆柱体。在其他实施例中，接触孔209的截面形状还可以为椭圆形、多边形等形状，第一接触层210a以及第二接触层210b的形状也适应性地改变，本实施例对此不做限制。
进一步地，第一接触层210a的下表面高于第二接触层210b的上表面，或者第一接触层210a的下表面与第二接触层210b的上表面齐平。以防止在垂直于外延层202的方向上，第一接触层210a的内侧壁和第二接触层210b的外侧壁部分或者全部接触，进一步损失部分或者全部第二接触层210b与外延层202的接触面积。
图5a至图5e示出了本申请一实施例的半导体器件的制造方法的各阶段截面图。本实施例以LDMOSFET结构为例进行说明，但是并不以此为限。
如图5a所示，该方法开始于图5a所示的半导体结构，在该半导体结构中已经形成了半导体器件的主要部分，包括半导体衬底201、外延层202、栅极导体206以及位于栅极导体206和半导体衬底201之间的栅极电介质205。栅极导体206和栅极电介质205构成该半导体器件的栅叠层结构。
半导体器件200还包括源区203以及侧墙207，其中，栅叠层结构和侧墙207位于外延层上，且侧墙207围绕在栅极导体206周围。
半导体衬底201可以为任何公知的半导体材料，例如包括硅（Si）衬底或者锗（Ge）衬底。外延层202位于半导体衬底201上，外延层202的材料例如为多晶硅。
栅极导体206可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层或者是其他导电材料。栅极电介质205可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物等。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。侧墙207可以由氧化硅、氮化硅或其他公知的绝缘材料组成。
接着，形成层间介质层208。
该步骤中，通过已知的沉积工艺，如电子束蒸发（EBM）、化学气相沉积（CVD）、原子层沉积（ALD）、溅射等，在半导体结构的表面上形成层间介质层208。进一步进行机械平面化（例如化学机械抛光），以获得平整的表面。层间介质层208覆盖外延层202的表面。层间介质层208例如可以由氧化硅、氮化硅或其他公知的绝缘材料组成。
如图5b所示，形成贯穿层间介质层208，并且延伸至外延层202内部的接触孔209。
该步骤中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行蚀刻，在层间介质层208中形成到达外延层202内部的接触孔209。该蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的选择性的湿法蚀刻，从光致抗蚀剂掩模中的开口向下蚀刻穿过层间介质层208，直到外延层202内部，即接触孔209包括贯穿层间介质层208的第一部分209a以及延伸至外延层202内部的第二部分209b，其中接触孔209第二部分209b在接触孔209第一部分209a的底面开口。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
如图5c所示，选择性地对接触孔209第一部分209as的侧壁进行刻蚀，使得接触孔209第一部分209a的尺寸大于接触孔209第二部分209b的尺寸。
该步骤中，例如采用湿法刻蚀选择性地刻蚀接触孔209第一部分209a的侧壁。通过使用蚀刻剂溶液的选择性，在接触孔209第一部分209a的侧壁被部分去除时，接触孔209第二部分209b的侧壁基本上不受影响，进而使得接触孔209第一部分209a和第二部分209b具有不同的内径，具体地，接触孔209第一部分209a的尺寸大于接触孔209第二部分209b的尺寸。
如图5d所示，对接触孔209第一部分209a的底面以及接触孔209第二部分209b的底面进行离子注入。
该步骤中，对半导体结构进行离子注入。其中，离子注入过程中，由于离子注入的方向为垂直外延层202的方向，只有接触孔209第一部分209a的底面以及接触孔209第二部分209b的底面进行离子注入，而接触孔209第一部分209a的侧壁以及接触孔209第二部分209b的侧壁则不经过离子注入。经过离子注入的接触孔209第一部分209a的底面以及接触孔209第二部分209b的底面的晶格被打散，以在后续的过程中更加容易地形成接触层210。
如图5e所示，在接触孔209第一部分209a的底面以及接触孔209第二部分209b的底面形成接触层210。
该步骤中，例如在接触孔209第一部分209a的底面以及接触孔209第二部分209b的底面形成金属层，金属层例如为镍（Ni）层、铂（Pt）层、钴（Co）层、镍铂合金层、镍钴合金层、铂钴合金层、镍铂钴三元合金层等。
接着，例如通过退火工艺，使得金属层与掺杂的外延层202表面的硅反应，形成相应的接触层210。其中，接触层210包括位于接触孔209第一部分209a底面的第一接触层210a和位于接触孔209第二部分209b底面的第二接触层210b。接触层210依照金属层材质的不同而相应的可以是NiSi、PtSi、CoSi2、NiPtSi、NiCoSi2、PtCoSi2 、NiPtCoSi2等。
接着，通过上述的沉积工艺形成导电材料，该导电材料的厚度至少填充接触孔209。以层间介质层208作为停止层，进行机械平面化（例如化学机械抛光），去除导电材料位于接触孔209外部的部分。结果，导电材料的剩余部分填充接触孔209并且与接触层210接触，形成导电通道211。导电通道211的底部经由接触层210接触外延层202。导电通道211例如可以均由钨组成。
图6示出了本申请一实施例的半导体器件的结构示意图，如图6所示，与图3所示的实施例不同的是，本实施例中，接触孔209的第二部分209b包括多级第二接触孔，每一级第二接触孔在其上一级第二接触孔的底面开口，且由上至下，多级第二接触孔的尺寸依次减小。
接触层210还包括设置于每一级第二接触孔底面的第三接触层210c，第三接触层210c为围绕导电通道的环状体。相邻的第三接触层210c相互分离或者连接形成一体。
本实施例中，通过在第一接触层和第二接触层之间增设第三接触层，进一步增大了接触层210的面积，进而降低接触电阻。
图7a至图7f示出了本申请一实施例的半导体器件的制造方法的各阶段截面图。
图7a所示的步骤与图5a所示的步骤相同，本实施例在此不再赘述。
如图7b所示，形成接触孔209。
该步骤中，例如在半导体结构的表面上形成第一光致抗蚀剂掩模，然后进行蚀刻，在层间介质层208中形成到达外延层202内部的接触孔209。该蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的选择性的湿法蚀刻，从光致抗蚀剂掩模中的开口向下蚀刻穿过层间介质层208，直到外延层202内部，即接触孔209包括贯穿层间介质层208的第一部分209a以及延伸至外延层202内部的第二部分209b。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
如图7c所示，在接触孔209第二部分209b中形成多级第二接触孔。
该步骤中，对接触孔209进行一次或者多次套刻，以在接触孔209第二部分209b中形成多级第二接触孔。例如在半导体结构的表面上形成第二光致抗蚀剂掩模，第二光致刻蚀剂掩模上具有开口，第二光致刻蚀剂掩模上开口的孔径大于接触孔209的孔径，将第二光致刻蚀剂掩模的开口与接触孔209对准，然后进行蚀刻，并且通过控制刻蚀的深度，使得套刻的刻蚀深度小于接触孔209的深度，以在接触孔209第二部分209b形成两级第二接触孔。
进行多次套刻，以在接触孔209第二部分209b中形成多级第二接触孔。其中，套刻使用的光致抗蚀剂掩模的开口的孔径依次增大，刻蚀的深度依次减小。
如图7d所示，选择性地对接触孔209第一部分209a的侧壁进行刻蚀，使得接触孔209第一部分209a的尺寸大于接触孔209第二部分209b的尺寸。
该步骤中，例如采用湿法刻蚀选择性地刻蚀接触孔209第一部分209a的侧壁。通过使用蚀刻剂溶液的选择性，在接触孔209第一部分209a的侧壁被部分去除时，接触孔209第二部分209b的侧壁基本上不受影响，进而使得接触孔209第一部分209a和第二部分209b具有不同的内径，具体地，第一部分209a的尺寸大于第二部分209b的尺寸。
如图7e所示，对接触孔209第一部分209a的底面、以及接触孔209第二部分209b中多级第二接触孔的底面进行离子注入。
该步骤中，对半导体结构进行离子注入。其中，离子注入过程中，接触孔209第一部分209a的底面、以及接触孔209第二部分209b中多级第二接触孔的底面的晶格被打散，以在后续的过程中更加容易地形成接触层210。
如图7f所示，在接触孔209第一部分209a的底面、以及接触孔209第二部分209b中多级第二接触孔的底面形成接触层210。
该步骤中，例如在接触孔209第一部分209a的底面、以及接触孔209第二部分209b中多级第二接触孔的底面形成金属层，金属层例如为镍（Ni）层、铂（Pt）层、钴（Co）层、镍铂合金层、镍钴合金层、铂钴合金层、镍铂钴三元合金层等。
接着，例如通过退火工艺，使得金属层与掺杂的外延层202表面的硅反应，形成相应的接触层210。接触层210依照金属层材质的不同而相应的可以是NiSi、PtSi、CoSi2、NiPtSi、NiCoSi2、PtCoSi2 、NiPtCoSi2等。
通过上述已知的沉积工艺形成导电层，该导电材料的厚度至少填充接触孔209。以层间介质层208作为停止层，进行机械平面化（例如化学机械抛光），去除导体材料位于接触孔209外部的部分。结果，导体材料的剩余部分填充接触孔209，形成导电通道211。导电通道211的底部经由接触层210接触外延层202。导电通道211例如可以均由钨组成。
图8示出了本申请一实施例的半导体器件的结构示意图，如图8所示，与图3所示的实施例不同的是，本实施例中，所述接触结构还包括连接第一部分209a底面和第二部分209b底面的侧面；所述侧面相对于第一部分209a底面和第二部分209b底面倾斜，且所述第二部分209b顶部的尺寸大于其底部的尺寸。
接触层210还包括覆盖侧面的第四接触层210d，第四接触层210d的顶端与第一接触层210a接触，底端与第二接触层210b接触。
接触孔209位于外延层202内的第一部分209a的侧壁为倾斜面，整个倾斜面均覆盖接触层210。即接触层210还包括位于倾斜面上的第四接触层210d，以进一步增大接触层210的面积，进一步降低接触电阻。
本实施例中，通过在第一接触层和第二接触层之间增设第四接触层，进一步使得接触层210与外延层202具有更大的接触面积，进而本申请的半导体器件200具有更大的接触电阻。
图9a至图9e示出了本申请一实施例的半导体器件的制造方法的各阶段截面图。
图9a所示的步骤与图5a所示的步骤相同，本实施例在此不再赘述。
如图9b所示，形成贯穿层间介质层208，并且延伸至外延层202内部的接触孔209。
该步骤中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行蚀刻，在层间介质层208中形成到达外延层202内部的接触孔209。该蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的选择性的湿法蚀刻，从光致抗蚀剂掩模中的开口向下蚀刻穿过层间介质层208，直到外延层202内部，即接触孔209包括贯穿层间介质层208的第一部分209a以及延伸至外延层202内部的第二部分209b。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
该步骤中，通过控制刻蚀的角度，使得接触孔209第二部分209b的侧壁为倾斜面，且接触孔209第二部分209b的底部的孔径小于其顶部的尺寸。
如图9c所示，选择性地对接触孔209第一部分209as的侧壁进行刻蚀，使得接触孔209第一部分209a的尺寸大于接触孔209第二部分209b的尺寸。
该步骤中，例如采用湿法刻蚀选择性地刻蚀接触孔209第一部分209a的侧壁。通过使用蚀刻剂溶液的选择性，在接触孔209第一部分209a的侧壁被部分去除时，接触孔209第二部分209b的侧壁基本上不受影响，进而使得接触孔209第一部分209a和第二部分209b具有不同的内径，且在接触孔209第一部分209a底面暴露出至少部分的外延层，即接触孔209第二部分209b在接触孔209第一部分209a的底面开口。
如图9d所示，对接触孔209第一部分209a的底面、连接第一部分209a底面和第二部分209b底面的侧面以及接触孔209第二部分209b的底面进行离子注入。
该步骤中，对半导体结构进行离子注入。其中，离子注入过程中，由于离子注入的方向为垂直外延层202的方向，接触孔209第一部分209a的底面、连接第一部分209a底面和第二部分209b底面的侧面以及接触孔209第二部分209b的底面的晶格被打散，以在后续的过程中，更加容易地形成接触层210。
如图9e所示，在接触孔209第一部分209a的底面、连接第一部分209a底面和第二部分209b底面的侧面以及接触孔209第二部分209b的底面形成接触层210。
该步骤中，例如在接触孔209第一部分209a的底面、连接第一部分209a底面和第二部分209b底面的侧面以及接触孔209第二部分209b的底面形成金属层，金属层例如为镍（Ni）层、铂（Pt）层、钴（Co）层、镍铂合金层、镍钴合金层、铂钴合金层、镍铂钴三元合金层等。
接着，例如通过退火工艺，使得金属层与掺杂的外延层202表面的硅反应，形成相应的接触层210。接触层210依照金属层材质的不同而相应的可以是NiSi、PtSi、CoSi2、NiPtSi、NiCoSi2、PtCoSi2 、NiPtCoSi2等。
进一步地，通过上述已知的沉积工艺形成导电材料，该导电材料的厚度至少填充接触孔209。以层间介质层208作为停止层，进行机械平面化（例如化学机械抛光），去除导电材料位于接触孔209外部的部分。结果，导电材料的剩余部分填充接触孔209并且与接触层210接触，形成导电通道211。导电通道211的底部经由接触层210接触外延层202。导电通道211例如可以均由钨组成。
依照本申请的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

Claims (23)

1.一种半导体器件的接触结构，所述半导体器件包括外延层以及位于所述外延层中的掺杂区，所述接触结构包括：
层间介质层，设置于所述外延层上；
接触孔，包括贯穿所述层间介质层的第一部分以及延伸至所述掺杂区中的第二部分，所述第一部分的尺寸大于所述第二部分的尺寸，并且所述第二部分在所述第一部分的底面开口，所述第二部分的底面设置于所述掺杂区中；
接触层，包括设置于所述第一部分的底面的第一接触层和所述第二部分的底面的第二接触层；以及
导电通道，设置于所述接触孔内并且与所述接触层接触。
2.根据权利要求1所述的半导体器件的接触结构，其中，所述第一接触层为围绕所述导电通道的环状体结构，所述第一接触层的环状底面以及外侧壁与所述外延层接触；所述第一接触层的顶面以及内侧壁与所述导电通道接触。
3.根据权利要求1所述的半导体器件的接触结构，其中，所述第二接触层为柱体结构，所述第二接触层的底面以及侧壁与所述外延层接触，所述第二接触层的顶面与所述导电通道接触。
4.根据权利要求1所述的半导体器件的接触结构，其中，所述导电通道与所述外延层之间的接触面积为第一接触层和所述外延层的接触面积与第二接触层和外延层的接触面积之和。
5.根据权利要求1所述的半导体器件的接触结构，其中，所述第一接触层的下表面高于所述第二接触层的上表面，或者所述第一接触层的下表面与所述第二接触层的上表面齐平。
6.根据权利要求1所述的半导体器件的接触结构，其中，所述接触孔的第二部分还包括多级不同尺寸的第二接触孔，其中，每一级第二接触孔在其上一级第二接触孔的底面开口，且由上至下，多级第二接触孔的尺寸依次减小。
7.根据权利要求6所述的半导体器件的接触结构，其中，所述接触层还包括设置于每一级第二接触孔底面的第三接触层，所述第三接触层为围绕导电通道的环状体。
8.根据权利要求7所述的半导体器件的接触结构，其中，相邻的第三接触层相互分离或者连接形成一体。
9.根据权利要求1所述的半导体器件的接触结构，其中，所述接触结构还包括连接所述第一部分底面和所述第二部分底面的侧面；所述侧面相对于第一部分的底面和第二部分的底面倾斜，且所述第二部分顶部的尺寸大于其底部的尺寸。
10.根据权利要求9所述的半导体器件的接触结构，其中，所述接触层还包括覆盖所述侧面的第四接触层，所述第四接触层的顶端与第一接触层接触，底端与第二接触层接触。
11.一种半导体器件的接触结构的制备方法，所述半导体器件包括外延层以及位于所述外延层中的掺杂区，所述接触结构的制备方法包括：
在所述外延层上形成层间介质层；
形成接触孔，所述接触孔包括贯穿所述层间介质层的第一部分以及延伸至所述掺杂区中的第二部分，所述第一部分的尺寸大于所述第二部分的尺寸，并且所述第二部分在所述第一部分的底面开口，所述第二部分的底面设置于所述掺杂区中；
形成接触层，所述接触层包括设置于所述第一部分的底面的第一接触层和所述第二部分的底面的第二接触层；以及
形成填充所述接触孔并且与所述接触层接触的导电通道。
12.根据权利要求11所述的制备方法，其中，形成所述接触孔的方法包括：
形成贯穿所述层间介质层，并且延伸至所述外延层内部的接触孔，包括贯穿所述层间介质层的第一部分以及延伸至所述掺杂区中的第二部分，所述第二部分在所述第一部分的底面开口，所述第二部分的底面设置于所述掺杂区中；
选择性地对所述接触孔第一部分的侧壁进行刻蚀，使得所述第一部分的尺寸大于所述第二部分的尺寸。
13.根据权利要求12所述的制备方法，其中，用湿法刻蚀选择性地对所述接触孔第二部分的侧壁进行刻蚀。
14.根据权利要求11所述的制备方法，其中，所述第一接触层为围绕所述导电通道的环状体结构，所述第一接触层的环状底面以及外侧壁与所述外延层接触；所述第一接触层的顶面以及内侧壁与所述导电通道接触。
15.根据权利要求11所述的制备方法，其中，所述第二接触层为柱体结构，所述第二接触层的底面以及侧壁与所述外延层接触，所述第二接触层的顶面与所述导电通道接触。
16.根据权利要求11所述的制备方法，其中，所述第一接触层的下表面高于所述第二接触层的上表面，或者所述第一接触层的下表面与所述第二接触层的上表面齐平。
17.根据权利要求11所述的制备方法，其中，还包括：在所述第二部分形成多级不同尺寸的第二接触孔，其中，每一级第二接触孔在其上一级第二接触孔的底面开口，且由上至下，多级第二接触孔的尺寸依次减小。
18.根据权利要求17所述的制备方法，其中，对接触孔进行一次或者多次套刻，以在接触孔第二部分中形成多级第二接触孔。
19.根据权利要求17所述的制备方法，其中，套刻使用的光致抗蚀剂掩模的开口的孔径依次增大，刻蚀的深度依次减小。
20.根据权利要求17所述的制备方法，其中，形成第一接触层和第二接触层的同时，在每一级第二接触孔底面形成第三接触层，所述第三接触层为围绕导电通道的环状体。
21.根据权利要求20所述的制备方法，其中，相邻的第三接触层相互分离或者连接形成一体。
22.根据权利要求11所述的制备方法，其中，所述接触结构还包括连接所述第一部分底面和所述第二部分底面的侧面；所述侧面相对于第一部分的底面和第二部分的底面倾斜，且所述第二部分顶部的尺寸大于其底部的尺寸。
23.根据权利要求22所述的制备方法，其中，形成第一接触层和第二接触层的同时，在所述侧面形成第四接触层，所述第四接触层的顶端与第一接触层接触，底端与第二接触层接触。
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