CN115831169A - 控制器和存储系统 - Google Patents

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CN115831169A CN202210206106.1A CN202210206106A CN115831169A CN 115831169 A CN115831169 A CN 115831169A CN 202210206106 A CN202210206106 A CN 202210206106A CN 115831169 A CN115831169 A CN 115831169A
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Abstract

提供能够实现小型化、高速化的控制器和存储系统。控制器具备基于通道位置翻转而与物理层接口电路连接的第1及第2PCIe MAC层电路。控制器具备信号处理电路，该信号处理电路具备第1端子和第2端子，第1端子接受传输第1端口的边带信号的第1辅助信号线的一部分信号，第2端子接受传输第2端口的边带信号的第2辅助信号线的一部分信号。控制器基于通道位置翻转，能够对相对于信号处理电路的第1端子和第2端子的各个端子的、第1辅助信号线的一部分信号的布线和第2辅助信号线的一部分信号的布线进行切换，并且能够在物理层接口电路与第1及第2PCIe MAC层电路之间对第1辅助信号线的其他一部分信号的布线和第2辅助信号线的其他一部分的信号的布线进行切换。

Description

控制器和存储系统
本申请享受以日本特许申请2021－152531号(申请日：2021年9月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及控制器和存储系统。
背景技术
近年来，作为搭载了如NAND型闪速存储器那样的非易失性存储器的存储系统，进行了固态硬盘驱动器(SSD：Solid State Drive)的开发。伴随着如SSD那样的存储系统所存储的数据容量的增大，搭载于SSD的非易失性存储器的封装数增大。随之，要求存储系统的小型化、高速化。
发明内容
本发明要解决的技术课题在于提供能够实现小型化、高速化的控制器以及存储系统。
实施方式的控制器具备：物理层接口电路，其与遵循PCIe标准的第1端口和第2端口的Dual Port(双端口)对应，所述第1端口包括被分配第1顺序的第1数量的通道，所述第2端口包括被分配第2顺序的第2数量的通道，所述第1数量的通道和所述第2数量的通道经由所述第1顺序的一部分和所述第2顺序的一部分按基于遵循所述PCIe标准的通道位置翻转(Lane Reversal))而进行了调换后的顺序排列的布线连接于物理层接口电路。控制器具备：第1PCIe MAC(Media Access Control，媒体访问控制)层电路和第2PCIe MAC层电路，其与各所述第1端口和所述第2端口对应地设置，基于所述通道位置翻转而与所述物理层接口电路连接。控制器具备：信号处理电路，其具备第1端子和第2端子，所述第1端子接受第1辅助信号线的一部分信号，所述第1辅助信号线不同于与所述第1数量的通道对应的第1信号线、并传输所述第1端口的Sideband(边带)信号，所述第2端子接受第2辅助信号线的一部分信号，所述第2辅助信号线不同于与所述第2数量的通道对应的第2信号线、并传输所述第2端口的Sideband信号。控制器具备：切换电路，其基于所述通道位置翻转，能够对相对于所述信号处理电路的所述第1端子和所述第2端子的各个端子的、所述第1辅助信号线的所述一部分信号的布线和所述第2辅助信号线的所述一部分信号的布线进行切换，并且，能够在所述物理层接口电路与所述第1PCIe MAC层电路以及第2PCIe MAC层电路之间对第1辅助信号线的其他一部分信号的布线和第2辅助信号线的其他一部分信号的布线进行切换。
附图说明
图1是表示实施方式涉及的储存装置的一个构成例的图。
图2是表示储存装置的外观的一个例子的立体图。
图3是表示储存装置的一个例子的剖视图。
图4是表示在基板的背面安装了控制器的情况下的通道编号的例子的图。
图5是表示储存装置的控制器的内部构成例的图。
图6是表示以Dual Port(双端口)使用通道位置翻转的例子的图。
图7是表示以Single Port(单端口)使用通道位置翻转的例子的图。
图8是表示变形例涉及的储存装置的控制器的构成例的图。
标号说明
1 存储系统
2 主机
10 控制器
12 基板
14 连接部(connector，连接器)
15 物理层接口电路
16A、16B MAC层
21A 主机端口
21B 主机端口
30 储存器
S1 切换电路、第1电路
S2 切换电路、第2电路
S3 切换电路、第3电路
S4 切换电路
具体实施方式
以下，参照附图对实施方式进行说明。
图1是表示实施方式涉及的储存装置1的一个构成例的图。在本实施方式中，作为存储系统的储存装置1设想作为SSD(Solid State Drive)来实现。
如图1所示，储存装置1具有控制器10、缓冲存储器20以及储存器30(storage)。储存装置1例如能够经由遵循了PCI－Express(TM)(也称为PCIe(TM))标准的接口与主机2相连接。
储存装置1是企业SSD。储存装置1是具有储存器30和控制器10被安装于印制电路基板12(参照图2)的构成的存储系统的一个例子。储存装置1具有将设置于印制电路基板12的布线作为端子的连接部14(参照图2)，能够作为能安装于主机2内的连接器(也称为卡连接器)的可拆卸SSD发挥功能。
主机2例如既可以是储存系统、服务器、个人计算机等的信息处理装置、移动电话、数字摄像头、拍摄装置，也可以是平板电脑计算机、智能手机等的便携终端，还可以是游戏设备，又可以是车辆导航系统等的车载终端。
缓冲存储器20例如为DRAM(Dynamic Random Access Memory，动态随机访问存储器)。缓冲存储器20作为控制器10的工作存储器发挥功能。缓冲存储器20也可以是SRAM。缓冲存储器20也可以内置于控制器10。
储存器30例如为NAND型闪速存储器。储存器30包括至少一个半导体存储芯片。储存器30也可以为其他半导体存储器。在一个例子中为MRAM(Magnetoresistive RAM：磁阻存储器)、FeRAM(Ferroelectric RAM：铁电存储器)、PRAM(Phase Change RAM：相变存储器)、RRAM(Resistic RAM：阻变型非易失存储器)等。
控制器10是对成为计算机的中枢的CPU(Central Processing Unit，中央处理单元)、保存使CPU动作的固件的存储器、I/O电路这样的功能部进行了统合的芯片部件。控制器10例如作为SoC(System On a Chip，片上系统)来构成。
控制器10从主机2受理命令(在一个例子中为Write(写)命令、Read(读)命令)。控制器10根据接受到的命令，一边利用缓冲存储器20来作为数据的暂时性的保存区域，一边执行向储存器30写入从主机2传送来的数据的写入处理、从储存器30读出由主机2要求的数据的读出处理。也即是，控制器10基于来自主机2的命令，对储存器30进行控制。
图2是表示储存装置1的外观的一个例子的立体图，图3是表示储存装置1的一个例子的剖视图。此外，图3表示图2中的A－A截面的一部分。如图2和图3所示，储存装置1具备箱型的框体11。
另外，储存装置1具备大致矩形形状的印制电路基板(以下简称为基板)12。基板12也可以为单层构造，但也可以为重叠环氧树脂等的合成树脂来形成的多层构造。在各层的表面形成有各种各样的形状的布线图案。例如，也可以形成有配置进行信号的收发的信号线的层、例如配置成为控制器10、储存器30的基准电位的接地布线的层、例如配置成为控制器10、储存器30的电源电位的布线的层等。
在基板12的一方的短边侧的端部12a设置有连接部14。基板12具有表面(第1面的一个例子)12b、和成为与表面12b相反的面的背面(第2面的一个例子)12c。连接部14具有设置于基板12的表面12b的多个端子、和设置于背面12c的多个端子。形成于基板12的布线图案(未图示)的一部分与连接部14的各端子电连接。连接部14的各端子由形成于基板12的布线形成。即，连接部14作为边缘连接器来形成。连接部14直接连接于主机2的电路基板上的连接器(未图示)，或者经由线缆连接于主机2的电路基板上的连接器。由此，储存装置1与主机2电连接。
如图3所示，基板12和控制器10设置在框体11的内部。虽图3中未示出，但缓冲存储器20和储存器30也设置在框体11的内部。
如图3所示，控制器10安装于成为与设置于基板12的表面12b的多个端子相反的面的、基板12的背面12c。
通过这样在框体11的内部具备基板12、控制器10、缓冲存储器20以及储存器30，能够保护这些各部以及安装于基板12的其他电路部件免受构造性的损伤、电短路以及静电等的伤害。
在此，对储存装置1将控制器10安装在基板12的背面12c上的理由进行说明。
以往，存在关于遵循SSD等应用的PCIe标准的连接方式所确定的U.2标准。根据该U.2标准，在储存装置的框体的内部的高度限制上具有余裕，因此，能够在印制电路基板的表面(第1面)上安装控制器。
另外，在U.2标准中，为了实现PCIe接口的数GHz量级的高速传送，也包括CPU在内的控制所需要的多个部件(系统)汇集于一个芯片的SoC的PCIe接口的端子(管脚)被以使得不产生图案交叉的图案(并行的图案)进行了排列。
另一方面，近年，作为新的标准，制定了EDSFF(Enterprise and Data Center SSDForm Factor，企业和数据中心固态硬盘规格)。根据该EDSFF标准，为了储存装置的小型化，与U.2标准相比，储存装置的框体的内部的高度限制变得严格。
于是，在本实施方式的储存装置1中，在EDSFF标准下，也通过在高度限制具有余裕的基板12的背面12c上安装控制器10等，避免高度限制的问题。此外，通过在基板12的背面12c上安装控制器10等，能够期待散热效率提高，因此，对于冷却也是有利的。
在此，图4是表示在基板12的背面12c安装了控制器10的情况下的通道编号的例子的图。图4所示的图对设想了在EDSFF标准中在基板12的背面12c配置控制器10的情况的例子和在U.2标准中在基板12的表面12b配置了控制器10的例子进行比较来进行表示。在图4中，在各通道L0～L4中，L后的数字表示PCIe接口标准中的通道的编号。各通道L0～L4包括多个信号线，但在图4中省略。如图4所示，当将以并行的图案(在此为通道顺序)排列端子以使得符合PCIe接口的U.2标准的控制器10安装在基板12的背面12c上时，连接部14与控制器10之间的信号线的通道编号会翻转。
另一方面，PCIe接口的信号线支持通道位置翻转(Lane Reversal)，通道位置翻转是遵循了PCIe标准的通道顺序的调换功能。因此，PCIe接口的信号线的布线能够在将控制器10安装于了基板12的背面12c的情况下作为通道位置翻转图案发挥功能。通道位置翻转通过容许信号线的通道编号的顺序的逻辑翻转，提高基板布局的灵活性，使在印制电路基板的布线中需要相互交叉的信号线的数量减少。
于是，本实施方式的储存装置1使用遵循了PCIe标准的通道位置翻转，将连接部14与控制器10之间连接。
在此，图5是表示储存装置1的控制器10的内部构成例的图。如图5所示，储存装置1是与PCIe标准的Dual Port对应的装置(以下称为Dual Port装置)。即，储存装置1能够经由两个端口与主机2连接。储存装置1能够经由分别具有4个通道的两个端口而由主机2进行访问。在图5中，主机2具备作为第1端口的主机端口21A和作为第2端口的主机端口21B。在此，PA－L0～PA－L3、PB－L0～PB－L3分别表示设置于各端口的传输路径的1个通道。
此外，如图5所示，储存装置1的连接部(connector，连接器)14与主机2的主机端口21A以及主机端口21B按照PCIe标准的通道位置翻转，对一部分的通道顺序进行调换来进行连接。具体而言，如图5所示，主机端口21A的PA－L2与连接部14的通道4连接，主机端口21A的PA－L3与连接部14的通道5连接，主机端口21B的PB－L0与连接部14的通道2连接，主机端口21B的PB－L1与连接部14的通道3连接。
如图5所示，控制器10具备作为PCIe标准的标准物理层(PHY：Physical Layer)来实现的物理层接口电路15、作为与主机端口21A对应的第1PCIe MAC(Media AccessControl，媒体访问控制)层电路的MAC16A以及作为与主机端口21B对应的第2PCIe MAC层电路的MAC16B。此外，集群(Huddle)17是设置于控制器10的CPU外围逻辑电路。
物理层接口电路15使用遵循了PCIe标准的通道位置翻转，经由多条信号线对连接部14的通道进行连接。多条信号线传输遵循了PCIe标准的信号。在此，各通道具备用于进行双向通信的收发各自1组的差分对。在PCIe标准中，对各通道的多个端子中的任一端子分配发送差分信号TX和接收差分信号RX。通过使用发送差分信号TX和接收差分信号RX，能够进行双方向通信。
MAC16A和MAC16B按各主机端口21A和主机端口21B来设置。MAC16A和MAC16B使用遵循了PCIe标准的通道位置翻转来与物理层接口电路15连接，控制对于储存器30的访问。
另外，控制器10具有与信号线不同地设置的交换Sideband(边带)信号的辅助信号线。更详细而言，控制器10具有信号处理电路，该信号处理电路具备：第1端子，其接受传输主机端口21A的Sideband信号的第1辅助信号线(辅助信号线)的一部分信号；和第2端子，其接受传输主机端口21B的Sideband信号的第2辅助信号线(辅助信号线)的一部分信号。主机端口21A的Sideband信号与在主机端口21A中分配了第1顺序的第1数量的通道所对应的第1信号线(信号线)不同。主机端口21B的Sideband信号与在主机端口21B中分配了第2顺序的第2数量的通道所对应的第2信号线(信号线)不同。
而且，控制器10具备使辅助信号线对应于物理层接口电路15与MAC16A以及MAC16B之间的通道位置翻转的切换电路。在以下中，对切换电路进行说明。
在Dual Port装置中以Dual Port使用通道位置翻转的情况下，产生下述所示的问题。在此，图6是表示以Dual Port使用通道位置翻转的例子的图。如图6所示，在以DualPort使用通道位置翻转的情况下，主机端口21A和主机端口21B会分别反过来地与控制器10的MAC16A和MAC16B连接。其结果，产生如下述所示那样的问题。
(1)作为Sideband信号的信号PERST#被在主机端口21A/主机端口21B进行调换来进行连接。
(2)作为Sideband信号的信号Refclk(参考时钟)被在主机端口21A/主机端口21B进行调换来进行连接。
(3)进行信号Refclk的消失检测的PIPE(PHY Interface for the PCI ExpressArchitecture)时钟切换(clock switch)电路18接受相反的Port(端口)的信号Refclk。
另外，使用图7对以Single Port使用通道位置翻转的例子进行说明。如图7所示，在以Single Port使用通道位置翻转的情况下，使用一个PCIe MAC(Media AccessControl)层的通道位置翻转。另外，作为Sideband信号的信号PERST#、信号Refclk分别为一个。因此，即使使用通道位置翻转，作为Single Port的主机端口21A和控制器10也能够没有问题地进行连接。
于是，如图5所示，作为Dual Port装置的本实施方式涉及的储存装置1具备切换电路，该切换电路包括在主机端口21A与主机端口21B之间调换Sideband信号的开关电路S1～S3。由此，储存装置1能够以Dual Port使用通道位置翻转。以下进行详细描述。
切换电路能够基于通道位置翻转，对相对于信号处理电路的第1端子和第2端子的各个端子的、第1辅助信号线的一部分信号的布线和第2辅助信号线的一部分信号的布线进行切换。而且，切换电路能够在物理层接口电路15与MAC16A以及MAC16B之间对第1辅助信号线的其他一部分信号的布线以及第2辅助信号线的其他一部分信号的布线进行切换。
如图5所示，作为PCIe的Sideband信号的信号PERST#为从主机2送出来的负逻辑的复位信号。信号PERST#能够使用于主机2对总线进行复位，该总线是在与PCIe标准对应的通信中使用的总线。能够在产生错误时等主机2进行储存装置1的再初始化时使用信号PERST#。
如图5所示，作为PCIe的Sideband信号的信号Refclk为从主机2送出来的参考差分时钟信号。参考差分时钟信号由两个差分信号构成差分时钟。储存装置1通过被从所连接的主机2发送差分时钟，能够使与所连接的主机2之间传输的信号的同步变得容易。
切换电路所包括的开关电路S1是作为在主机端口21A与主机端口21B之间对作为Sideband信号的信号PERST#的中断的检测进行调换的第1电路发挥功能的电路。开关电路S1具备多路调制器51、多路调制器52以及信号PERST#切换部53。
多路调制器51具备被输入信号PERST#A的一方的输入端子、被输入信号PERST#B的另一方的输入端子、与集群(Huddle)17的信号PERST#切换部53连接的控制端子以及与被输入集群(Huddle)17的信号PERST#A的端子连接的输出端子。多路调制器51根据被输入到控制端子的来自信号PERST#切换部53的信号，输出所被输入的信号PERST#A和信号PERST#B中的任一信号。
多路调制器52具备被输入信号PERST#B的一方的输入端子、被输入信号PERST#A的另一方的输入端子、与集群(Huddle)17的信号PERST#切换部53连接的控制端子以及与被输入集群(Huddle)17的信号PERST#B的端子连接的输出端子。多路调制器52根据被输入到控制端子的来自信号PERST#切换部53的信号，输出所被输入的信号PERST#A和信号PERST#B中的任一信号。
信号PERST#切换部53是设置于集群(Huddle)17的模块之一。信号PERST#切换部53在按照固件进行动作的CPU的控制下，决定选择哪个复位信号(信号PERST#A或者信号PERST#B)。并且，信号PERST#切换部53向多路调制器51和多路调制器52输出表示决定结果的信号。
即，开关电路S1根据来自信号PERST#切换部53的切换信号，对来自多路调制器51和多路调制器52的输出信号进行切换。由此，信号PERST#的中断的检测在主机端口21A与主机端口21B之间被正确地进行调换。
切换电路所包括的开关电路S2是在物理层接口电路15中作为对信号RefclkA/信号RefclkB进行切换的第2电路发挥功能的电路。此外，物理层接口电路15中的开关电路S2由按照固件进行动作的CPU控制。
物理层接口电路15具有与主机端口21A的多个通道PA－L0～PA－L3以及主机端口21B的多个通道PB－L0～PB－L3对应的物理层(PHY0～PHY7)。
物理层接口电路15经由连接部14从主机端口21A接收信号RefclkA，经由连接部14从主机端口21B接收信号RefclkB。开关电路S2在按照固件进行动作的CPU的控制下，在物理层接口电路15中，对信号RefclkA/信号RefclkB进行切换。
更详细而言，物理层接口电路15使在构成开关电路S2的物理层PHY2、物理层PHY3、物理层PHY6以及物理层PHY7所设置的开关中的设置于物理层PHY2的开关导通(ON)。由此，从物理层PHY2对于PIPE时钟切换(clock switch)电路18－2输出与信号RefclkA对应的信号PCLK2。另外，物理层接口电路15使在构成开关电路S2的物理层PHY0、物理层PHY1、物理层PHY4以及物理层PHY5所设置的开关中的设置于物理层PHY0的开关导通。由此，从物理层PHY0对PIPE时钟切换(clock switch)电路18－1输出与信号RefclkB对应的信号PCLK0。
切换电路所包括的两个开关电路S3是作为在主机端口21A与主机端口21B之间对从所对应的各Refclk Loss det(Refclk消失检测器)19输出的Refclk消失检测信号进行调换的第3电路发挥功能的电路。开关电路S3具备多路调制器61、多路调制器62以及检测信号切换部63。
Refclk Loss det19对信号RefclkA/信号RefclkB的时钟周期进行监视。RefclkLoss det19在检测到信号RefclkA/信号RefclkB从一定范围的频率脱离了的情况下，输出Refclk消失检测信号。
多路调制器61具备被输入信号RefclkB的Refclk消失检测信号的一方的输入端子、被输入信号RefclkA的Refclk消失检测信号的另一方的输入端子、与检测信号切换部63连接的控制端子以及与PIPE时钟切换电路18的控制端子连接的输出端子。多路调制器61根据被输入到控制端子的来自检测信号切换部63的信号，输出所被输入的信号RefclkB的Refclk消失检测信号和信号RefclkA的Refclk消失检测信号中的任一信号。
多路调制器62具备被输入信号RefclkA的Refclk消失检测信号的一方的输入端子、被输入信号RefclkB的Refclk消失检测信号的另一方的输入端子、与检测信号切换部63连接的控制端子以及与PIPE时钟切换电路18的控制端子连接的输出端子。多路调制器62根据被输入到控制端子的来自检测信号切换部63的信号，输出所被输入的信号RefclkB的Refclk消失检测信号和信号RefclkA的Refclk消失检测信号中的任一信号。
检测信号切换部63在按照固件进行动作的CPU的控制下，决定选择信号RefclkB的Refclk消失检测信号或者信号RefclkA的Refclk消失检测信号中的哪个。并且，检测信号切换部63通过向多路调制器61和多路调制器62输出对所决定的消失检测信号进行指定的信号，选择与由信号PERST#切换部53进行切换的相同侧的信号。
PIPE时钟切换电路18－1具备被输入信号OSC的一方的输入端子、被输入来自物理层接口电路15的PCLK0的另一方的输入端子(第2端子)、与多路调制器61连接的控制端子以及与MAC16B连接的输出端子，该信号OSC是从信号发送电路(oscillator)输出的同步信号。
PIPE时钟切换电路18－1根据从多路调制器61输入到控制端子的消失检测信号，向MAC16B输出被输入到一方的输入端子/另一方的输入端子中的任一端子的信号。
PIPE时钟切换电路18－2具备被输入信号OSC的一方的输入端子、被输入来自物理层接口电路15的PCLK2的另一方的输入端子(第1端子)、与多路调制器62连接的控制端子以及与MAC16A连接的输出端子，该信号OSC是从信号发送电路(oscillator)输出的同步信号。
PIPE时钟切换电路18－2根据从多路调制器62输入到控制端子的消失检测信号，向MAC16A输出被输入到一方的输入端子/另一方的输入端子中的任一端子的信号。
即，开关电路S3通过来自检测信号切换部63的切换信号，对来自多路调制器61和多路调制器62的输出信号进行切换。由此，Refclk消失检测信号在主机端口21A与主机端口21B之间被正确地进行调换。
这样，根据本实施方式，作为Dual Port装置的储存装置1通过使用遵循了PCIe标准的通道位置翻转，能够至少将控制器10安装于基板12的背面。通过这样的构成，根据本实施方式，能够不牺牲基板12上的传输特性地实现高度限制的宽松、散热效率的提高。
(变形例)
图8是表示变形例涉及的储存装置1的控制器10的构成例的图。如图8所示，储存装置1也可以设为设置对从物理层接口电路15向MAC16A和MAC16B的路径进行切换的Bifurcation(分支)开关电路S4。Bifurcation开关电路S4是构成切换电路的线对应电路。
Bifurcation开关电路S4设置大量的使用了多路调制器的开关，将与物理层接口电路15连接的各通道向MAC16A/MAC16B正确地进行分支。多个多路调制器在按照固件进行动作的CPU的控制下，基于通道位置翻转，执行从物理层接口电路15向MAC16A和MAC16B的路径的切换。具体而言，Bifurcation开关电路S4基于通道位置翻转如以下那样进行动作。
Bifurcation开关电路S4将与物理层接口电路15的物理层PHY0连接的主机端口21B的通道PB－L3向MAC16B的PB－L3进行分支。Bifurcation开关电路S4将与物理层接口电路15的物理层PHY1连接的主机端口21B的通道PB－L2向MAC16B的PB－L2进行分支。Bifurcation开关电路S4将与物理层接口电路15的物理层PHY2连接的主机端口21A的通道PA－L3向MAC16A的PA－L3进行分支。Bifurcation开关电路S4将与物理层接口电路15的物理层PHY3连接的主机端口21A的通道PA－L2向MAC16A的PA－L2进行分支。
另外，Bifurcation开关电路S4将与物理层接口电路15的物理层PHY4连接的主机端口21B的通道PB－L1向MAC16B的PB－L1进行分支。Bifurcation开关电路S4将与物理层接口电路15的物理层PHY5连接的主机端口21B的通道PB－L0向MAC16B的PB－L0进行分支。Bifurcation开关电路S4将与物理层接口电路15的物理层PHY6连接的通道PA－L1向MAC16A的主机端口21A的PA－L1进行分支。Bifurcation开关电路S4将与物理层接口电路15的物理层PHY7连接的主机端口21A的通道PA－L0向MAC16A的PA－L0进行分支。
如上述那样，通过使用Bifurcation开关电路S4，将与物理层接口电路15连接的各通道正确地向MAC16A/MAC16B进行分支，即使是在将控制器10安装在了基板12的背面12c上的情况下，连接部14与控制器10之间的信号线的通道编号也不会翻转。
但是，根据这样的变形例，需要设置大量的开关，因此，SoC内的布线有可能变得复杂。但是，通过考虑安装上的定时收敛来进行布线设计，能够适当地对各信号的定时进行同步。
以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，并且，包含在权利要求书记载的发明及其等同的范围内。

Claims (5)

1.一种控制器，具备：
物理层接口电路，其与遵循PCIe标准的第1端口和第2端口的双端口对应，所述第1端口包括被分配第1顺序的第1数量的通道，所述第2端口包括被分配第2顺序的第2数量的通道，所述第1数量的通道和所述第2数量的通道经由按如下顺序排列的布线连接于物理层接口电路，该顺序是所述第1顺序的一部分和所述第2顺序的一部分基于遵循所述PCIe标准的通道位置翻转而进行了调换后的顺序；
第1PCIe MAC层电路即第1PCIe媒体访问控制层电路和第2PCIe MAC层电路即第2PCIe媒体访问控制层电路，其与各所述第1端口以及所述第2端口对应地设置，基于所述通道位置翻转而与所述物理层接口电路连接；
信号处理电路，其具备第1端子和第2端子，所述第1端子接受第1辅助信号线的一部分信号，所述第1辅助信号线不同于与所述第1数量的通道对应的第1信号线、并传输所述第1端口的边带信号，所述第2端子接受第2辅助信号线的一部分信号，所述第2辅助信号线不同于与所述第2数量的通道对应的第2信号线、并传输所述第2端口的边带信号；以及
切换电路，其基于所述通道位置翻转，能够对相对于所述信号处理电路的所述第1端子和所述第2端子的各个端子的、所述第1辅助信号线的所述一部分信号的布线和所述第2辅助信号线的所述一部分信号的布线进行切换，并且，能够在所述物理层接口电路与所述第1PCIe MAC层电路以及所述第2PCIe MAC层电路之间对第1辅助信号线的其他一部分信号的布线和第2辅助信号线的其他一部分信号的布线进行切换。
2.根据权利要求1所述的控制器，
所述切换电路具备第1电路，所述第1电路在所述第1端口与所述第2端口之间对为了供主机对在与所述PCIe标准对应的通信中使用的总线进行复位而使用的作为所述边带信号的复位信号的中断检测进行切换。
3.根据权利要求1或者2所述的控制器，
所述切换电路具备：
第2电路，其在所述第1端口与所述第2端口之间对在所述物理层接口电路中从主机送出来的作为所述边带信号的参考差分时钟信号进行切换；和
第3电路，其在所述第1端口与所述第2端口之间对作为所述边带信号的参考时钟消失检测信号进行切换。
4.一种控制器，具备：
物理层接口电路，其与遵循PCIe标准的第1端口和第2端口的双端口对应，所述第1端口包括被分配第1顺序的第1数量的通道，所述第2端口包括被分配第2顺序的第2数量的通道，所述第1数量的通道和所述第2数量的通道经由按如下顺序排列的布线连接于物理层接口电路，该顺序是所述第1顺序的一部分和所述第2顺序的一部分基于遵循所述PCIe标准的通道位置翻转而进行了调换后的顺序；
第1PCIe MAC层电路即第1PCIe媒体访问控制层电路和第2PCIe MAC层电路即第2PCIe媒体访问控制层电路，其与各所述第1端口以及所述第2端口对应地设置，基于所述通道位置翻转而与所述物理层接口电路连接；
信号处理电路，其具备第1端子和第2端子，所述第1端子接受第1辅助信号线的一部分信号，所述第1辅助信号线不同于与所述第1数量的通道对应的第1信号线、并传输所述第1端口的边带信号，所述第2端子接受第2辅助信号线的一部分信号，所述第2辅助信号线不同于与所述第2数量的通道对应的第2信号线、并传输所述第2端口的边带信号；以及
切换电路，其基于所述通道位置翻转，对于与所述物理层接口电路连接的所述第1数量的通道和所述第2数量的通道，执行向所述第1PCIe MAC层电路和所述第2PCIe MAC层电路的路径的切换。
5.一种存储系统，具备：
基板；
连接部，其设置于所述基板，与第1端口和第2端口的双端口对应；
半导体存储芯片，其安装于所述基板；以及
权利要求1～4中任一项所述的控制器，其安装于所述基板的作为与所述连接部相反侧的第2面，对所述半导体存储芯片的动作进行控制。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012022463A (ja) 2010-07-13 2012-02-02 Ricoh Co Ltd 通信ユニット、情報機器および情報システム
US8713379B2 (en) * 2011-02-08 2014-04-29 Diablo Technologies Inc. System and method of interfacing co-processors and input/output devices via a main memory system
US9043526B2 (en) * 2012-06-20 2015-05-26 International Business Machines Corporation Versatile lane configuration using a PCIe PIe-8 interface
US9858161B2 (en) 2015-10-27 2018-01-02 International Business Machines Corporation Implementing cable failover in multiple cable PCI express IO interconnections
US10585831B2 (en) * 2017-01-27 2020-03-10 Hewlett Packard Enterprise Development Lp PCIe connectors
US11500576B2 (en) * 2017-08-26 2022-11-15 Entrantech Inc. Apparatus and architecture of non-volatile memory module in parallel configuration
US10817443B2 (en) 2018-03-28 2020-10-27 SK Hynix Inc. Configurable interface card
US11281603B2 (en) * 2018-08-03 2022-03-22 Kioxia Corporation Serial interface for semiconductor package
KR20200029680A (ko) * 2018-09-10 2020-03-19 삼성전자주식회사 반도체 메모리 모듈 및 반도체 메모리 모듈 기판
US10474612B1 (en) * 2018-10-30 2019-11-12 Dell Products L.P. Lane reversal detection and bifurcation system
US11132321B2 (en) * 2020-02-26 2021-09-28 Quanta Computer Inc. Method and system for automatic bifurcation of PCIe in BIOS
KR20220020029A (ko) * 2020-08-11 2022-02-18 삼성전자주식회사 메모리 컨트롤러, 메모리 컨트롤러의 동작 방법 및 스토리지 장치

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