CN115810337A - 显示驱动电路和包括显示驱动电路的显示设备 - Google Patents

Abstract

一种显示驱动电路包括帧速率提取器，被配置为接收指示第k帧的起始的垂直同步信号、包括关于第k帧的信息的第k帧数据以及指示第k帧的有效时段和在有效时段之后出现的可变空白时段的数据使能信号，并且基于垂直同步信号来提取第k帧的帧速率；以及图像校正器，被配置为基于第k帧的帧速率来校正在接收到第k帧数据之后接收的帧数据，并且输出经校正的帧数据作为输出图像数据，其中，垂直同步信号在有效时段的起始时间点之前被接收。

Description

显示驱动电路和包括显示驱动电路的显示设备

相关申请的交叉引用

本申请基于2021年9月13日向韩国知识产权局提交的韩国专利申请第10-2021-0122064号并要求其优先权，其公开内容通过引用全部并入本文。

技术领域

本发明构思涉及电子设备，更具体地，涉及显示驱动电路和显示设备。

背景技术

显示设备可以以恒定帧速率显示图像。然而，向显示设备提供帧数据的主处理器(例如，图形卡或图形处理单元(GPU))的渲染帧速率可能与显示设备的帧速率不匹配。可能出现撕裂，其中边界线由帧速率失配在显示设备的图像中引起。

为了减少或防止撕裂，可以使用可变帧模式，即可变刷新率(VRR)模式，其中主处理器改变每个帧的空白时段，并以可变帧速率向显示设备提供帧数据。VRR模式可以包括自由同步模式和G-同步模式。

在以可变帧模式操作的显示设备中，空白时段的长度可以增加为大于在以恒定帧速率显示图像的正常模式下的空白时段的长度。当帧速率快速改变时，由于增加的空白时段中的漏电流，亮度可能会降低，因此，可能会出现输出失真和闪烁。

发明内容

本发明构思提供显示驱动电路和显示设备，其能够减少直到完成帧速率提取的时间点的延迟，并根据提取的帧速率对帧数据执行伽马校正和颜色校正，从而减少图像质量的劣化并且防止或减少闪烁。

根据本发明构思的一些示例实施例，提供了一种显示驱动电路，包括：帧速率提取器，被配置为接收指示第k帧的起始的垂直同步信号、包括关于第k帧的信息的第k帧数据以及指示第k帧的有效时段和在有效时段之后出现的可变空白时段的数据使能信号，并且基于垂直同步信号来提取第k帧的帧速率；以及图像校正器，被配置为基于第k帧的帧速率来校正在接收到第k帧数据之后接收的帧数据，并且输出经校正的帧数据作为输出图像数据，其中垂直同步信号在有效时段的起始时间点之前被接收。

根据本发明构思的一些示例实施例，提供了一种显示驱动电路，包括：帧速率提取器，被配置为接收指示N个帧中的每一个的起始的垂直同步信号、包括对应于N个帧中的每一个的帧数据的输入图像数据以及指示N个帧中的每一个的有效时段和可变空白时段的数据使能信号，并且提取第k帧的帧速率(k是大于或等于1且小于或等于N的整数)；以及图像校正器，被配置为基于第k帧的帧速率来校正对应于第(k+1)帧的第(k+1)帧数据。

根据本发明构思的一些示例实施例，提供了一种显示设备，包括：显示面板；显示驱动电路，被配置为驱动显示面板，使得图像被显示在显示面板上；帧速率提取器，被配置为接收指示第k帧的起始的垂直同步信号、包括关于第k帧的信息的第k帧数据以及指示第k帧的有效时段和在有效时段之后出现的可变空白时段的数据使能信号，并且基于垂直同步信号来提取第k帧的帧速率；以及图像校正器，被配置为基于第k帧的帧速率来校正在接收到第k帧数据之后接收的帧数据，并且输出经校正的帧数据作为输出图像数据，其中垂直同步信号在有效时段的起始时间点之前被接收。

附图说明

通过以下结合附图的详细描述，将更清楚地理解本发明构思的示例实施例，其中：

图1是根据本发明构思的一些示例实施例的显示设备和包括该显示设备的显示系统的框图；

图2是根据本发明构思的一些示例实施例的显示设备的框图；

图3是根据本发明构思的一些示例实施例的时序控制器的框图；

图4是示出根据本发明构思的一些示例实施例的信号输入到显示驱动电路的示图；

图5A和图5B是示出根据本发明构思的一些示例实施例的提取虚拟帧速率的方法的示图；

图6A和图6B是示出根据本发明构思的另一实施例的提取虚拟帧速率的方法的示图；

图7是根据本发明构思的一些示例实施例的图像校正器的框图；

图8是示出根据本发明构思的一些示例实施例的生成查找表的方法的示图；

图9是示出根据本发明构思的一些示例实施例的显示设备的示例的示图；并且

图10是示出根据本发明构思的一些示例实施例的显示设备的示图。

具体实施方式

在下文中，将参考附图详细描述本发明构思的示例实施例。提供本发明构思的示例实施例以向本领域普通技术人员充分传达本发明构思的范围。由于本发明构思允许各种变化和众多示例实施例，因此将在附图中示出并详细描述特定示例实施例。然而，这并不旨在将本发明构思限制于特定的实践模式，并且应当理解，不脱离本发明构思的精神和技术范围的所有改变、等同物和替代物都包含在本发明构思中。

图1是根据本发明构思的一些示例实施例的显示设备120和包括该显示设备120的显示系统100的框图。

根据本发明构思的一些示例实施例的显示系统100可以配备在具有图像显示功能的电子设备中。例如，电子设备可以包括智能手机、平板个人计算机(PC)、便携式多媒体播放器(PMP)、相机、可穿戴设备、电视机、数字视频盘(DVD)播放器、冰箱、空调、空气净化器、机顶盒、机器人、无人机、各类医疗器械、导航设备、全球定位系统(GPS)接收器、车载设备、家具、各类测量仪器等。

参考图1，显示系统100可以包括显示设备120和主处理器110，并且显示设备120可以包括显示驱动电路(或显示驱动集成电路)121和显示面板122。

主处理器110可以生成要在显示面板122上显示的输入图像数据IDAT，并将输入图像数据IDAT和控制命令CMD发送到显示驱动电路121。例如，控制命令CMD可以包括关于亮度、伽玛、帧频、显示驱动电路121的操作模式等的设置信息。主处理器110可以将时钟信号、同步信号等发送到显示驱动电路121。

输入图像数据IDAT可以包括对应于每个帧的帧数据。主处理器110可以改变每个帧的可变空白时段，并且可以以可变帧速率将输入图像数据IDAT提供给显示设备120。

主处理器110可以是图形处理器。然而，本发明构思不限于此，并且主处理器110可以包括各种类型的处理器，诸如中央处理单元(CPU)、微处理器、多媒体处理器、应用处理器等。在一些示例实施例中，主处理器110可以被实施为集成电路(IC)或片上系统(SoC)。

显示设备120可以显示从主处理器110接收的输入图像数据IDAT。在一些示例实施例中，显示设备120可以通过将显示驱动电路121和显示面板122集成到单个模块中来实施。例如，显示驱动电路121可以被安装在显示面板122的基板上，或者可以通过诸如柔性印刷电路板(FPCB)的连接构件来电连接到显示面板122。

显示面板122可以是用于显示图像的显示单元，并且可以是诸如薄膜晶体管液晶显示器(TFT-LCD)、有机发光二极管(OLED)显示器、场发射显示器、等离子体显示面板(PDP)等的显示设备，其接收电发送的图像信号并显示二维图像。

显示驱动电路121可以将从主处理器110接收的输入图像数据IDAT转换为多个模拟信号，例如多个数据电压，用于驱动显示面板122，并将多个模拟信号提供给显示面板122。因此，对应于输入图像数据IDAT的图像可以被显示在显示面板122上。垂直同步信号可以指在数据使能信号的起始之前的预设(或者可替代地，期望)位置处同等地生成的信号。垂直同步信号可以是高清多媒体接口(HDMI)垂直同步信号、帧速率转换(FRC)垂直同步信号等。

显示驱动电路121可以包括帧速率提取器123和图像校正器124。帧速率提取器123可以计算每个帧的帧速率。根据一些示例实施例，帧速率提取器123可以基于输入到显示驱动电路121的垂直同步信号来计算帧速率。帧速率提取器123可以基于垂直同步信号的逻辑电平改变的时间点来计算每个帧的帧速率。

图像校正器124可以基于由帧速率提取器123提取的帧速率来校正输入图像数据IDAT。详细地，图像校正器124可以基于帧速率对输入图像数据中包括的帧数据执行颜色校正和伽马校正。在一些示例实施例中，图像校正器124可以通过使用对应于提取的帧速率的查找表对输入图像数据IDAT执行颜色校正和伽马校正，并生成输出图像数据。

图像校正器124可以基于第k帧的帧速率来校正第k帧之后的帧的帧数据。图像校正器124可以将对应于第k帧的帧速率的查找表应用于在接收到第k帧数据之后接收的帧数据，并生成输出图像数据。

图2是根据本发明构思的一些示例实施例的显示设备200的框图。

参考图2，显示设备200可以包括用于显示图像的显示面板220、以及显示驱动电路210。图2的显示驱动电路210、显示面板220、帧速率提取器212和图像校正器216分别对应于图1的显示驱动电路121、显示面板122、帧速率提取器123和图像校正器124，因此省略对其的冗余描述。

显示面板220可以包括多条栅极线GL1至GLn(在下文中，也称为第一栅极线GL1至第n栅极线GLn)、布置成分别与多条栅极线GL1至GLn交叉的多条数据线DL1至DLq、以及分别布置在栅极线GL1至GLn和数据线DL1至DLq的交叉点处的多个像素PX。

例如，在显示面板220是TFT-LCD的情况下，每个像素PX可以包括具有分别连接到相应栅极线和数据线的栅电极和源电极的薄膜晶体管、连接到薄膜晶体管的漏电极的液晶电容器、以及存储电容器。当从多条栅极线GL1至GLn当中选择某条栅极线时，连接到所选择的栅极线的像素PX的薄膜晶体管可以被导通，然后数据电压可以由源极驱动器214施加到多条数据线DL1至DLq。数据电压可以通过对应像素PX的薄膜晶体管被施加到液晶电容器和存储电容器，并且液晶电容器和存储电容器可以被驱动以显示图像。

显示面板220包括多条水平线(或行)，并且每条水平线包括连接到一条栅极线的像素PX。例如，连接到第一栅极线GL1的第一行中的像素PX可以构成第一水平线，并且连接到第二栅极线GL2的第二行中的像素PX可以构成第二水平线。

在水平线时间期间，可以驱动一条水平线的像素PX，并且在下一个水平线时间期间，可以驱动另一条水平线的像素PX。例如，可以在第一水平线时间期间驱动对应于第一栅极线GL1的第一水平线的像素PX，此后，可以在第二水平线时间期间驱动对应于第二栅极线GL2的第二水平线的像素PX。如上所述，在第一水平线时间至第n水平线时间期间，可以驱动显示面板220的像素PX。

显示驱动电路210可以包括时序控制器211、源极驱动器214、栅极驱动器213和电压发生器215。显示驱动电路210还可以包括其他通用组件，例如时钟发生器、存储器等。

显示驱动电路210可以将外部接收的输入图像数据IDAT转换为多个模拟信号，例如多个数据电压，用于驱动显示面板220，并将多个模拟信号提供给显示面板220。

时序控制器211可以控制显示驱动电路210的整体操作。例如，时序控制器211可以控制显示驱动电路210的组件，例如源极驱动器214和栅极驱动器213，使得从外部设备接收的输入图像数据IDAT被显示在显示面板220上。时序控制器211可以控制显示驱动电路210的操作时序。时序控制器211可以控制源极驱动器214和栅极驱动器213的操作时序，使得输入图像数据IDAT被显示在显示面板220上。

时序控制器211可以包括帧速率提取器212和图像校正器216。时序控制器211可以接收垂直同步信号Vsync、数据使能信号DEN和输入图像数据IDAT。可以从主处理器(例如，图1的主处理器110)提供垂直同步信号Vsync、数据使能信号DEN和输入图像数据IDAT。输入图像数据IDAT可以包括对应于N个帧中的每一个的帧数据。第k帧数据可以包括关于第k帧的信息。数据使能信号DEN可以包括N个帧中的每一个的有效时段和可变空白时段。数据使能信号DEN可以指示有效时段和可变空白时段的起始或结束。垂直同步信号Vsync可以指示一个帧的起始。

时序控制器211可以以可变帧速率从主处理器接收输入图像数据IDAT，并与可变帧速率同步地向源极驱动器214提供输出图像数据ODAT，从而支持以可变帧速率显示图像的可变帧模式。

帧速率提取器212可以基于垂直同步信号Vsync和数据使能信号DEN来计算输入图像数据IDAT的每个帧的帧速率。帧速率提取器212可以基于垂直同步信号Vsync的逻辑电平改变的时间点来计算输入图像数据IDAT的每个帧的帧速率。例如，帧速率提取器212可以基于第一帧的有效时段的起始之前垂直同步信号Vsync的逻辑电平改变的时间点来计算第一帧的帧速率。

图像校正器216可以基于由帧速率提取器212提取的帧速率对输入图像数据IDAT执行颜色校正和伽马校正。在一些示例实施例中，图像校正器216可以通过使用对应于提取的帧速率的查找表对输入图像数据IDAT执行颜色校正和伽马校正，并生成输出图像数据。图像校正器216可以将对应于提取的帧速率的查找表中包括的颜色数据和伽马数据应用于提取帧速率的时间点之后的帧数据，并生成输出图像数据。

例如，帧速率提取器212可以提取第一帧的帧速率，并且图像校正器216可以选择对应于第一帧的帧速率的查找表。图像校正器216可以将所选择的查找表应用于对应于第一帧之后的第二帧的第二帧数据，并执行颜色校正和伽马校正以输出第二帧数据作为输出图像数据ODAT。

如图2所示，帧速率提取器212和图像校正器216可以被包括在时序控制器211中。然而，本发明构思不限于此，并且帧速率提取器212和图像校正器216可以被实施为与时序控制器211分离的控制逻辑。可替代地，帧速率提取器212和图像校正器216中的至少一个可以被包括在时序控制器211中。

帧速率提取器212和图像校正器216可以被实施为硬件或者软件(或固件)和硬件的组合。例如，帧速率提取器212和图像校正器216可以被实施为各种硬件逻辑，诸如专用集成电路(ASIC)、现场可编程门阵列(FPGA)或复杂可编程逻辑器件(CPLD)，或者可以被实施为固件或软件，其由诸如微控制器单元(MCU)或CPU的处理器或者硬件设备和软件的组合执行。

时序控制器211可以基于所接收的输入图像数据IDAT来生成具有转换为满足与源极驱动器214的接口规范的格式的输出图像数据ODAT，并将输出图像数据ODAT输出到源极驱动器214。此外，时序控制器211可以生成用于控制源极驱动器214和栅极驱动器213的时序的各种控制信号CTRL1和CTRL2(在下文中，也称为第一控制信号CTRL1和第二控制信号CTRL2)。时序控制器211可以将第一控制信号CTRL1输出到源极驱动器214并将第二控制信号CTRL2输出到栅极驱动器213。在此，第一控制信号CTRL1可以包括极性控制信号。此外，第二控制信号CTRL2可以包括栅极时序信号。

源极驱动器214可以连接到q条数据线DL1至DLq，并且可以通过q条数据线DL1至DLq输出用于驱动显示面板220的数据电压。数据电压是被提供以驱动显示面板220的一条栅极线的像素PX的信号，并且一个帧可以通过将数据电压分别输出到q条栅极线GL1至GLq来实施在显示面板220中。

源极驱动器214可以将从时序控制器211接收的输出图像数据ODAT转换为多个图像信号，例如多个数据电压，并通过多条数据线DL1至DLq将多个数据电压输出到显示面板220。源极驱动器214可以以数据单元接收输出图像数据ODAT，每个数据单元对应于显示面板220的一条水平线中包括的多个像素PX。

源极驱动器214可以从时序控制器211接收每条水平线的输出图像数据ODAT，并基于从电压发生器215接收的多个灰度电压(或伽马电压)VG[1:a]将输出图像数据ODAT转换为数据电压。源极驱动器214可以通过多条数据线DL1至DLq以水平线为单位将多个数据电压输出到显示面板220。

栅极驱动器213可以连接到显示面板220的多条栅极线GL1至GLn，并且可以顺序地驱动显示面板220的多条栅极线GL1至GLn。栅极驱动器213可以在时序控制器211的控制下顺序地向多条栅极线GL1至GLn提供具有有效电平(例如，逻辑高电平)的多个栅极导通信号。因此，可以顺序地选择多条栅极线GL1至GLn，并且多个数据电压可以通过数据线DL1至DLq被施加到对应于所选择的栅极线的水平线的像素PX。

电压发生器215可以生成驱动显示设备200所需的各种电压。例如，电压发生器215可以从外部接收电源电压。此外，电压发生器215可以生产多个灰度电压VG[1:a]并将多个灰度电压VG[1:a]输出到源极驱动器214。电压发生器215还可以生成栅极导通电压VON和栅极截止电压VOFF，并将栅极导通电压VON和栅极截止电压VOFF输出到栅极驱动器213。

根据本发明构思的显示驱动电路210可以包括附加组件。例如，显示驱动电路210还可以包括用于存储每个帧的输入图像数据IDAT的存储器(未示出)。存储器可以被称为图形随机存取存储器(RAM)、帧缓冲器等。存储器可以包括易失性存储器(诸如动态RAM(DRAM)或静态RAM(SRAM))或非易失性存储器(诸如只读存储器(ROM)、闪存、电阻RAM(ReRAM)和磁阻RAM(MRAM))。

在一些示例实施例中，时序控制器211、栅极驱动器213、源极驱动器214和电压发生器215被示为不同的功能块。在一些示例实施例中，相应组件可以被实施为不同的半导体芯片。在另一实施例中，时序控制器211、栅极驱动器213、源极驱动器214和电压发生器215中的至少两个可以被实施为一个半导体芯片。例如，源极驱动器214、栅极驱动器213和电压发生器215可以被集成到一个半导体芯片中。此外，一些组件可以被集成到显示面板220中。例如，栅极驱动器213可以被集成到显示面板220中。

图3是根据本发明构思的一些示例实施例的时序控制器300的框图。

参考图3，时序控制器300可以包括帧速率提取器310和图像校正器320。图3的时序控制器300、帧速率提取器310和图像校正器320分别对应于图2的时序控制器211、帧速率提取器212和图像校正器216，因此省略对其的冗余描述。图像校正器320可以包括校正控制逻辑321以及第一查找表LUT1至第x查找表LUTx。

帧速率提取器310可以接收垂直同步信号Vsync、数据使能信号DEN和输入图像数据IDAT。帧速率提取器310可以基于垂直同步信号Vsync来提取第k帧的帧速率FR。帧速率提取器310可以基于垂直同步信号Vsync的逻辑电平改变的时间点来提取帧速率FR。在下文中，将参考图4详细描述计算实际帧速率的方法。

图4是示出根据本发明构思的一些示例实施例的信号输入到显示驱动电路的示图。

参考图3和图4，输入图像数据IDAT可以包括对应于N个帧中的每一个的帧数据。帧数据可以包括关于对应帧的信息。例如，输入图像数据IDAT可以包括对应于第一帧F1的第一帧数据FD1、对应于第二帧F2的第二帧数据FD2以及对应于第三帧F3的第三帧数据FD3。第一帧数据FD1可以包括关于第一帧F1的信息，第二帧数据FD2可以包括关于第二帧F2的信息，并且第三帧数据FD3可以包括关于第三帧F3的信息。

每个帧可以包括具有预设(或者可替代地，期望)时间段的有效时段以及具有对应于帧速率的可变时间段的可变空白时段。也就是说，第k帧可以包括有效时段和可变空白时段。可变空白时段可以出现在有效时段之后。例如，第一帧F1可以包括第一有效时段a1和第一可变空白时段bl。第二帧F2可以包括第二有效时段a2和第二可变空白时段b2。帧的有效时段的长度可以彼此相等。帧的可变空白时段的长度可以彼此不同。例如，第一有效时段a1和第二有效时段a2的长度可以彼此相等。第一可变空白时段b1和第二可变空白时段b2的长度可以彼此不同。

数据使能信号DEN可以指示第k帧的有效时段和可变空白时段。数据使能信号DEN可以根据帧数据来指示有效时段和可变空白时段。数据使能信号DEN在有效时段和可变空白时段中可以具有不同的逻辑电平。例如，数据使能信号DEN可以在有效时段期间具有逻辑高电平，并且可以在可变空白时段期间具有逻辑低电平。然而，数据使能信号DEN不限于此，并且可以在有效时段期间具有逻辑低电平并在可变空白时段期间具有逻辑高电平。

在每个帧的有效时段的起始时间点，数据使能信号DEN的逻辑电平可以从逻辑低电平改变为逻辑高电平。在每个帧的有效时段的结束时间点和可变空白时段的起始时间点，数据使能信号DEN的逻辑电平可以从逻辑高电平改变为逻辑低电平。例如，在作为第一帧F1的第一有效时段a1的起始时间点的第二时间点t2，数据使能信号DEN的逻辑电平可以从逻辑低电平改变为逻辑高电平。在作为第一帧F1的第一可变空白时段b1的起始时间点的第三时间点t3，数据使能信号DEN的逻辑电平可以从逻辑高电平改变为逻辑低电平。

数据使能信号DEN可以指示第k帧的时段。数据使能信号DEN的逻辑电平以相同模式改变的时间点之间的时段可以对应于第k帧。数据使能信号DEN的逻辑电平从逻辑低电平改变为逻辑高电平的时间点之间的时段可以对应于一个帧。例如，数据使能信号DEN的逻辑电平从逻辑低电平改变为逻辑高电平的第二时间点t2和第五时间点t5之间的时段可以对应于第一帧F1。第五时间点t5和第八时间点t8之间的时段可以对应于第二帧F2。

垂直同步信号Vsync可以指示第k帧的起始。在接收关于第k帧的数据使能信号DEN之前，关于第k帧的垂直同步信号Vsync可以被接收。垂直同步信号Vsync可以在第k帧的有效时段的起始时间点之前被接收。例如，垂直同步信号Vsync可以在早于第二时间点t2的第一时间点t1被接收，第二时间点t2是第一帧F1的有效时段a1的起始时间点。垂直同步信号Vsync可以在早于第五时间点t5的第四时间点t4被接收，第五时间点t5是第二帧F2的有效时段a2的起始时间点。垂直同步信号Vsync可以在早于第八时间点t8的第七时间点t7被接收，第八时间点t8是第三帧F3的有效时段a3的起始时间点。

因为垂直同步信号Vsync的逻辑电平在第k帧的有效时段的起始之前改变，所以垂直同步信号Vsync可以指示第k帧的起始。例如，因为垂直同步信号Vsync的逻辑电平在早于第二时间点t2的第一时间点t1改变，其中第二时间点t2是第一帧F1的有效时段a1的起始时间点，所以垂直同步信号Vsync可以指示第一帧F1的开始。垂直同步信号Vsync可以指逻辑电平在可变空白时段中在数据使能信号DEN的逻辑电平改变之前改变很短时间段的信号。垂直同步信号Vsync的逻辑电平改变的时间点分别与帧中的有效时段a1、a2和a3的起始时间点之间的时间间隔可以彼此相等。例如，第一时间点t1和第二时间点t2之间的时段的长度与第四时间点t4和第五时间点t5之间的时段的长度可以彼此相等。第四时间点t4和第五时间点t5之间的时段的长度和第七时间点t7和第八时间点t8之间的时段的长度可以彼此相等。在下文中，将一起参考图3和图4。

参考图3和图4，帧速率提取器310可以基于垂直同步信号Vsync来提取第k帧的帧速率FR。帧速率提取器310可以基于在有效时段的起始时间点之前垂直同步信号Vsync的逻辑电平改变的提取时间点来提取第k帧的帧速率FR。也就是说，帧速率提取器310可以基于在第k帧的有效时段的起始时间点之前垂直同步信号Vsync的逻辑电平改变的时间点当中最接近第k帧的有效时段的起始时间点的提取时间点来提取第k帧的帧速率FR。例如，帧速率提取器310可以基于作为提取时间点的第一时间点t1来提取第一帧F1的帧速率FR。帧速率提取器310可以基于作为提取时间点的第四时间点t4来提取第二帧F2的帧速率FR。

帧速率提取器310可以在已经从提取时间点过去预设(或者可替代地，期望)时间段时提取帧速率FR。帧速率提取器310可以基于垂直同步信号Vsync的逻辑电平从逻辑低电平改变为逻辑高电平的提取时间点来提取第k帧的帧速率FR。例如，帧速率提取器310可以在已经从作为提取时间点的第一时间点t1过去预设(或者可替代地，期望)时间段之后提取第一帧F1的帧速率FR。帧速率提取器310可以在已经从作为提取时间点的第四时间点t4过去预设的(或者可替代地，期望)时间段之后提取第二帧F2的帧速率FR。

对应于第k帧的提取时间点可以是第k提取时间点。第一时间点t1可以对应于第一提取时间点，第四时间点t4可以对应于第二提取时间点，并且第七时间点t7可以对应于第三提取时间点。

帧速率提取器310可以计算第k帧的实际帧速率。帧速率FR可以包括实际帧速率和虚拟帧速率。帧速率提取器310可以基于第k帧和第k帧之后的第(k+1)帧的提取时间点来计算第k帧的实际帧速率。第(k+1)帧可以指在第k帧之后的帧。帧速率提取器310可以基于第k提取时间点和第(k+1)提取时间点来计算第k帧的实际帧速率。例如，帧速率提取器310可以基于第一提取时间点和第二提取时间点来计算第一帧F1的实际帧速率。帧速率提取器310可以基于在作为第一提取时间点的第一时间点t1和作为第二提取时间点的第四时间点t4之间的时间段期间由时序控制器300生成的内部时钟信号的数量来计算第一帧F1的实际帧速率。作为另一示例，帧速率提取器310可以基于作为第二提取时间点的第四时间点t4和作为第三提取时间点的第七时间点t7来计算第二帧F2的实际帧速率。因为第k帧的实际帧速率是通过使用第k提取时间点和第(k+1)提取时间点来计算的，所以第k帧的实际帧速率可以在第(k+1)提取时间点之后计算。

帧速率提取器310可以将第(k+1)帧的帧速率FR提取为等于第(k+1)帧的实际帧速率和第(k+1)帧的虚拟帧速率之一。帧速率提取器310可以以与计算实际帧速率不同的方式计算虚拟帧速率。基于第k帧的实际帧速率和第(k+1)帧的实际帧速率之间的差，帧速率提取器310可以将第(k+1)帧的帧速率FR提取为等于第(k+1)帧的实际帧速率和第(k+1)帧的虚拟帧速率之一。

在一些示例实施例中，当第k帧的实际帧速率和第(k+1)帧的实际帧速率之间的差大于或等于预设(或者可替代地，期望)值时，帧速率提取器310可以将第(k+1)帧的帧速率FR提取为等于虚拟帧速率。例如，在预设(或者可替代地，期望)值为60Hz，第k帧为第一帧F1，第一帧F1的实际帧速率为60Hz，并且第二帧F2的实际帧速率为120Hz的情况下，帧速率提取器310可以将第二帧F2的帧速率提取为等于虚拟帧速率。下面将参考图5A至图6B描述虚拟帧速率。

在一些示例实施例中，当第k帧的实际帧速率和第(k+1)帧的实际帧速率之间的差小于预设(或者可替代地，期望)值时，帧速率提取器310可以将第(k+1)帧的帧速率FR提取为等于第(k+1)帧的实际帧速率。例如，在预设(或者可替代地，期望)值为30Hz，第k帧为第一帧F1，第一帧F1的实际帧速率大约或恰好为60Hz，并且第二帧F2的实际帧速率大约或恰好为80Hz的情况下，帧速率提取器310可以将第二帧F2的帧速率FR提取为大约或恰好为80Hz。

图像校正器320可以包括校正控制逻辑321以及第一查找表LUT1至第x查找表LUTx。图像校正器320可以基于第k帧的帧速率FR来校正在接收到第k帧数据之后接收的帧数据，并输出经校正的帧数据作为图像数据。

图像校正器320可以基于第k帧的帧速率来校正第(k+1)帧数据，并输出经校正的第(k+1)帧数据作为输出图像数据ODAT。可以在接收到第k帧数据之后接收第(k+1)帧数据。例如，图像校正器320可以基于第一帧F1的帧速率来校正第二帧数据FD2。

可以在第k提取时间点之后提取第k帧的帧速率。可以在第(k+1)帧的有效时段的起始时间点之前提取第k帧的帧速率，并且可以基于第k帧的帧速率来校正第(k+1)帧数据。

第一查找表LUT1至第x查找表LUTx可以分别存储对应于不同帧速率的伽马数据和颜色数据。例如，第一查找表LUT1可以存储对应于60Hz的伽马数据和颜色数据，并且第二查找表LUT2可以存储对应于100Hz的伽马数据和颜色数据。

校正控制逻辑321可以确定在第一查找表LUT1至第x查找表LUTx当中是否存在对应于第k帧的帧速率的查找表。校正控制逻辑321可以从帧速率提取器310接收帧速率FR。校正控制逻辑321可以基于对应于第k帧的帧速率FR的查找表来校正第(k+1)帧数据。校正控制逻辑321可以通过应用查找表中包括的伽马数据和颜色数据对第(k+1)帧数据执行伽马校正和颜色校正。

图5A是示出根据本发明构思的一些示例实施例的提取虚拟帧速率的方法的示图。上面已经提供的描述被省略。

参考图3和图5A，帧速率提取器310可以基于提取时间点来计算实际帧速率RFR。帧速率提取器310可以基于第一提取时间点t'1和第二提取时间点t'2将第一帧F1的实际帧速率RFR计算为60Hz。帧速率提取器310可以基于第二提取时间点t'2和第三提取时间点t'3将第二帧F2的实际帧速率RFR计算为120Hz。帧速率提取器310可以基于第三提取时间点t'3和第四提取时间点t'4将第三帧F3的实际帧速率RFR计算为60Hz。以相同的方式，第四帧F4的实际帧速率RFR可以被计算为120Hz，第五帧F5的实际帧速率RFR可以被计算为60Hz，并且第六帧F6的实际帧速率RFR可以被计算为120Hz。帧的实际帧速率RFR可以在后续帧的提取时间点和后续帧的有效时段的起始时间点之间的时间段内计算。例如，第一帧F1的实际帧速率RFR可以在第二提取时间点t'2和第二帧F2的有效时段的起始时间点之间的时间段内计算。当第k帧的实际帧速率RFR和第(k+1)帧的实际帧速率RFR之间的差大于或等于预设(或者可替代地，期望)值时，帧速率提取器310可以分别提取第(k+1)帧至第(k+m)帧的帧速率作为第(k+1)帧至第(k+m)帧的虚拟帧速率VFR。在此，m是大于或等于1的整数，并且可以是预设(或者可替代地，期望)的。也就是说，当差大于或等于预设(或者可替代地，期望)值时，第k帧至第(k+m)帧的帧速率可以被提取为等于虚拟帧速率VFR。帧速率提取器310可以将第k帧的帧速率提取为等于第k帧的实际帧速率RFR。帧的虚拟帧速率VFR和帧速率RF可以在后续帧的提取时间点和后续帧的有效时段的起始时间点之间的时间段内提取。

帧速率提取器310可以将第(k+1)帧至第(k+m)帧中的每一个的虚拟帧速率VFR计算为等于第k帧的实际帧速率RFR。

假设预设(或者可替代地，期望)值为60Hz，第k帧为第一帧F1，并且m为3。因为第一帧F1的实际帧速率RFR和第二帧F2的实际帧速率RFR之间的差为60Hz，帧速率提取器310可以将第一帧F1的帧速率提取为等于第一帧F1的实际帧速率RFR，例如60Hz。帧速率提取器310可以将第二帧F2、第三帧F3和第四帧F4的虚拟帧速率VFR计算为60Hz。

帧速率提取器310可以将第二帧F2的帧速率提取为60Hz，其为第二帧F2的虚拟帧速率VFR。帧速率提取器310可以将第三帧F3的帧速率提取为60Hz，其为第三帧F3的虚拟帧速率VFR。帧速率提取器310可以将第四帧F4的帧速率提取为60Hz，其为第四帧F4的虚拟帧速率VFR。

接下来，因为第五帧F5的实际帧速率RFR和第六帧F6的实际帧速率RFR之间的差为60Hz，所以帧速率提取器310可以将第五帧F5的帧速率FR提取为60Hz，其为第五帧F5的实际帧速率RFR，并将第六帧F6的帧速率提取为60Hz，其为第六帧F6的虚拟帧速率VFR。

图5B是示出根据本发明构思的一些示例实施例的提取虚拟帧速率的方法的示图。上面已经参考图5A提供的描述被省略。

参考图3和图5B，帧速率提取器310可以基于第二提取时间点t'2和第三提取时间点t'3将第二帧F2的实际帧速率RFR计算为70Hz。

当第k帧的实际帧速率RFR和第(k+1)帧的实际帧速率RFR之间的差小于预设(或者可替代地，期望)值时，帧速率提取器310可以将第(k+1)帧的帧速率提取为等于第(k+1)帧的实际帧速率。

假设预设(或者可替代地，期望)值为60Hz，并且m为3。因为第一帧F1的实际帧速率RFR和第二帧F2的实际帧速率RFR之间的差为10Hz，所以帧速率提取器310可以将第一帧F1的帧速率提取为等于第一帧F1的实际帧速率RFR，例如60Hz，并将第二帧F2的帧速率提取为等于第二帧F2的实际帧速率RFR，例如70Hz。

因为第二帧F2的实际帧速率RFR和第三帧F3的实际帧速率RFR之间的差为10Hz，所以帧速率提取器310可以将第三帧F3的帧速率提取为60Hz，其为第三帧F3的实际帧速率RFR。

因为第三帧F3的实际帧速率RFR和第四帧F4的实际帧速率RFR之间的差为60Hz，所以帧速率提取器310可以将第三帧F3的帧速率提取为等于第三帧F3的实际帧速率RFR，例如60Hz，并将第四帧F4的帧速率提取为60Hz，其为第四帧F4的虚拟帧速率VFR。

帧速率提取器310可以将第五帧F5的帧速率提取为60Hz，其为第五帧F5的虚拟帧速率VFR。帧速率提取器310可以将第六帧F6的帧速率提取为60Hz，其为第六帧F6的虚拟帧速率VFR。因为第k帧的帧速率被维持到第(k+m)帧，所以每个帧的帧速率可以不快速改变，并且可以大致或完全防止闪烁。

图6A是示出根据本发明构思的另一实施例的提取虚拟帧速率的方法的示图。上面已经提供的描述被省略。

参考图3和图6A，帧速率提取器310可以基于第一提取时间点t'1和第二提取时间点t'2将第一帧F1的实际帧速率RFR计算为60Hz。帧速率提取器310可以基于第二提取时间点t'2和第三提取时间点t'3将第二帧F2的实际帧速率RFR计算为120Hz。帧速率提取器310可以基于第三提取时间点t'3和第四提取时间点t'4将第三帧F3的实际帧速率RFR计算为60Hz。以相同的方式，第四帧F4的实际帧速率RFR可以被计算为120Hz，第五帧F5的实际帧速率RFR可以被计算为60Hz，并且第六帧F6的实际帧速率RFR可以被计算为120Hz。

当第k帧的实际帧速率RFR和第(k+1)帧的实际帧速率RFR之间的差大于或等于预设(或者可替代地，期望)值时，帧速率提取器310可以分别将第(k+1)帧至第(k+m)帧的帧速率提取为等于第(k+1)帧至第(k+m)帧的虚拟帧速率VFR。

帧速率提取器310可以将第(k+1)帧至第(k+m)帧中的每一个的虚拟帧速率VFR计算为等于第k帧的实际帧速率RFR、第(k+1)帧的实际帧速率RFR以及第k帧的实际帧速率RFR和第(k+1)帧的实际帧速率RFR之间的值中的一个。例如，第二帧F2的虚拟帧速率VRF可以为第一帧F1的实际帧速率RFR和第二帧F2的实际帧速率RFR之间的值。

第(k+1)帧至第(k+m)帧的虚拟帧速率VFR可以彼此不同。在一些示例实施例中，第(k+1)帧至第(k+m)帧的虚拟帧速率VFR可以逐渐增加。例如，第二帧F2的虚拟帧速率VFR可以小于第三帧F3的虚拟帧速率VFR，并且第三帧F3的虚拟帧速率VFR可以小于第四帧F4的虚拟帧速率VFR。

假设预设(或者可替代地，期望)值为60Hz，并且m为3。因为第一帧F1的实际帧速率RFR和第二帧F2的实际帧速率RFR之间的差为60Hz，所以帧速率提取器310可以将第一帧F1的帧速率提取为等于第一帧F1的实际帧速率RFR，例如60Hz。

帧速率提取器310可以将第二帧F2的虚拟帧速率VFR计算为80Hz，其为60Hz和120Hz之间的值。帧速率提取器310可以将第三帧F3的虚拟帧速率VFR计算为100Hz，其为60Hz和120Hz之间的值。帧速率提取器310可以将第四帧F4的虚拟帧速率VFR计算为120Hz，其为第二帧F2的实际帧速率RFR。

帧速率提取器310可以将第二帧F2的帧速率提取为80Hz，其为第二帧F2的虚拟帧速率VFR。帧速率提取器310可以将第三帧F3的帧速率提取为100Hz，其为第三帧F3的虚拟帧速率VFR。帧速率提取器310可以将第四帧F4的帧速率提取为120Hz，其为第四帧F4的虚拟帧速率VFR。

接下来，因为第五帧F5的实际帧速率RFR和第六帧F6的实际帧速率RFR之间的差为60Hz，所以帧速率提取器310可以将第五帧F5的帧速率提取为60Hz，其为第五帧F5的实际帧速率RFR，并将第六帧F6的帧速率提取为120Hz，其为第六帧F6的虚拟帧速率VFR。

图6B是示出根据本发明构思的另一实施例的提取虚拟帧速率的方法的示图。上面已经参考图6A提供的描述被省略。

参考图3和图6B，帧速率提取器310可以基于第二提取时间点t'2和第三提取时间点t'3将第二帧F2的实际帧速率RFR计算为60Hz。

当第k帧的实际帧速率RFR和第(k+1)帧的实际帧速率RFR之间的差小于预设(或者可替代地，期望)值时，帧速率提取器310可以将第(k+1)帧的帧速率提取为等于第(k+1)帧的实际帧速率。

假设预设(或者可替代地，期望)值为60Hz，并且m为3。因为第一帧F1的实际帧速率RFR和第二帧F2的实际帧速率RFR之间的差为0Hz，所以帧速率提取器310可以将第一帧F1的帧速率提取为等于第一帧F1的实际帧速率RFR，例如60Hz，并将第二帧F2的帧速率提取为等于第二帧F2的实际帧速率RFR，例如60Hz。

因为第二帧F2的实际帧速率RFR和第三帧F3的实际帧速率RFR之间的差为0Hz，所以帧速率提取器310可以将第三帧F3的帧速率提取为60Hz，其为第三帧F3的实际帧速率RFR。

因为第三帧F3的实际帧速率RFR和第四帧F4的实际帧速率RFR之间的差为60Hz，所以帧速率提取器310可以将第四帧F4的帧速率提取为80Hz，其为第四帧F4的虚拟帧速率VFR。

帧速率提取器310可以将第五帧F5的帧速率提取为100Hz，其为第五帧F5的虚拟帧速率VFR。帧速率提取器310可以将第六帧F6的帧速率提取为120Hz，其为第六帧F6的虚拟帧速率VFR。

图7是根据本发明构思的一些示例实施例的图像校正器700的框图。

参考图7，图像校正器700可以包括校正控制逻辑710、第一查找表LUT1、第二查找表LUT2、第三查找表LUT3和第四查找表LUT4。第一查找表LUT1可以存储对应于60Hz的伽马数据和颜色数据。第二查找表LUT2可以存储对应于80Hz的伽马数据和颜色数据。第三查找表LUT3可以存储对应于100Hz的伽马数据和颜色数据。第四查找表LUT4可以存储对应于120Hz的伽马数据和颜色数据。上面已经提供的描述被省略。虽然图7示出了图像校正器700包括四个查找表，但是查找表的数量不限于此并且可以根据一些示例实施例而变化。

校正控制逻辑710可以校正输入图像数据IDAT，并输出经校正的输入图像数据IDAT作为输出图像数据ODAT。校正控制逻辑710可以对输入图像数据IDAT中包括的帧数据执行伽马校正和颜色校正。校正控制逻辑710可以从帧速率提取器(例如，图3的帧速率提取器310)接收第k帧的帧速率FR，并选择对应于所接收的帧速率FR的查找表。校正控制逻辑710可以通过使用所选择的查找表来校正第(k+1)帧数据。

校正控制逻辑710可以确定多个查找表当中是否存在对应于第k帧的帧速率FR的查找表。校正控制逻辑710可以确定在第一至第四查找表LUT1、LUT2、LUT3和LUT4当中是否存在对应于第k帧的帧速率FR的查找表。

当多个查找表当中存在对应于第k帧的帧速率FR的查找表时，校正控制逻辑710可以基于对应于第k帧的帧速率FR的查找表来校正第(k+1)帧数据。例如，假设第二帧的帧速率FR为60Hz，则校正控制逻辑710可以确定存在对应于第二帧的帧速率FR的查找表。校正控制逻辑710可以基于第一查找表LUT1来校正第二帧数据。作为另一示例，假设第四帧的帧速率FR为120Hz，则校正控制逻辑710可以确定存在对应于120Hz的第四查找表LUT4。校正控制逻辑710可以基于第四查找表LUT4来校正第五帧数据。

当多个查找表当中不存在对应于第k帧的帧速率FR的查找表时，校正控制逻辑710可以通过使用多个查找表来生成对应于第k帧的帧速率FR的查找表。

当多个查找表当中不存在对应于第k帧的帧速率FR的查找表时，校正控制逻辑710可以基于所生成的查找表来校正第(k+1)帧数据。例如，假设第三帧的帧速率FR为90Hz，则校正控制逻辑710可以确定不存在对应于第三帧的帧速率FR的查找表。校正控制逻辑710可以通过使用第二查找表LUT2和第三查找表LUT3来生成对应于90Hz的查找表。在下文中，将参考图7和图8描述生成查找表的方法。

图8是示出根据本发明构思的一些示例实施例的生成查找表的方法的示图。

参考图7和图8，当多个查找表当中不存在对应于第k帧的帧速率FR的查找表时，校正控制逻辑710可以通过使用插值来生成对应于第k帧的帧速率FR的查找表。可以使用线性插值和非线性插值。

校正控制逻辑710可以基于各自对应于小于第k帧的帧速率FR的帧速率的查找表当中对应于最高帧速率FR的查找表和各自对应于大于第k帧的帧速率FR的帧速率的查找表当中对应于最低帧速率FR的查找表，生成对应于第k帧的帧速率FR的查找表。所生成的查找表可以被存储在图像校正器700中。

当第k帧的帧速率FR为90Hz时，各自对应于小于90Hz的帧速率的查找表包括第一查找表LUT1和第二查找表LUT2。第一查找表LUT1和第二查找表LUT2当中对应于最高帧速率FR的查找表是第二查找表LUT2。各自对应于大于90Hz的帧速率的查找表是第三查找表LUT3和第四查找表LUT4。在第三查找表LUT3和第四查找表LUT4当中，第三查找表LUT3对应于最低帧速率FR。校正控制逻辑710可以基于第二查找表LUT2和第三查找表LUT3来生成对应于90Hz的查找表LUTA。对应于90Hz的查找表LUTA可以通过公式1计算。

[公式1]

LUTA＝{LUT2*(FR 90-FR 80)+LUT3*(FR 100-FR 90)}/(FR 100-FR80)

校正控制逻辑710可以通过使用对应于90Hz的查找表LUTA来校正第(k+1)帧数据。

当第k帧的帧速率FR为110Hz时，各自对应于小于110Hz的帧速率的查找表是第一查找表LUT1、第二查找表LUT2和第三查找表LUT3。第一查找表LUT1、第二查找表LUT2和第三查找表LUT3当中对应于最高帧速率FR的查找表是第三查找表LUT3。仅第四查找表LUT4对应于大于110Hz的帧速率。校正控制逻辑710可以基于第三查找表LUT3和第四查找表LUT4来生成对应于110Hz的查找表LUTB。对应于110Hz的查找表LUTB可以通过公式2计算。

[公式2]

LUTB＝{LUT3*(FR 110-FR 100)+LUT4*(FR 120-FR 110)}/(FR 120-FR 100)

校正控制逻辑710可以通过使用对应于110Hz的查找表LUTB来校正第(k+1)帧数据。

图9是示出根据本发明构思的一些示例实施例的显示设备1400的示例的示图。图9的显示设备1400包括尺寸中等或大并且可以被应用于例如电视机和监视器的显示面板1420。

参考图9，显示设备1400可以包括源极驱动器1411、时序控制器1412、栅极驱动器1413和显示面板1420。

时序控制器1412可以包括一个或多个集成电路(IC)或模块。时序控制器1412可以通过预设(或者可替代地，期望)接口与多个源极驱动器IC SDIC和多个栅极驱动器IC GDIC通信。

时序控制器1412可以生成用于控制多个源极驱动器IC SDIC和多个栅极驱动器ICGDIC的驱动时序的控制信号，并将控制信号提供给多个源极驱动器IC SDIC和多个栅极驱动器IC GDIC。

源极驱动器1411可以包括多个源极驱动器IC SDIC，其可以被安装在诸如带载封装(TCP)、膜上芯片(COF)或柔性印刷电路(FPC)的电路膜上，并以带自动键合(TAB)方式附接到显示面板1420，或者可以以玻璃上芯片(COG)方式被安装在显示面板1420的非显示区域上。

栅极驱动器1413可以包括多个栅极驱动器IC GDIC，其可以被安装在电路膜上并以TAB方式附接到显示面板1420，或者可以以COG方式被安装在显示面板1420的非显示区域上。可替代地，栅极驱动器1413可以以面板内栅极驱动器(GIP)方式直接形成在显示面板1420的下基板上。栅极驱动器1413可以形成在像素阵列外部的非显示区域中，其中在该像素阵列中像素在与形成像素相同的TFT工艺中形成在显示面板1420中。

如上面参考图1至图9所描述的，时序控制器1412可以基于在每个帧的有效时段的起始时间点之前接收的垂直同步信号来提取输入图像数据的每个帧的帧速率。时序控制器1412可以基于垂直同步信号的逻辑电平改变的时间点来计算输入图像数据IDAT的每个帧的帧速率。时序控制器1412可以基于帧速率对输入图像数据执行颜色校正和伽马校正。时序控制器1412可以将对应于提取的帧速率的查找表中包括的颜色数据和伽马数据应用于提取帧速率的时间点之后的帧数据，并生成输出图像数据。因为可以基于垂直同步信号来提取帧速率，所以可以减少帧速率从其提取的帧和对应于提取的帧速率的查找表被应用于其的帧之间的延迟。因此，可以防止或减少显示器的图像质量的闪烁和劣化。

图10是示出根据本发明构思的一些示例实施例的显示设备1500的示例的示图。图10的显示设备1500包括尺寸小并且可以被应用于例如诸如智能手机或平板PC的移动设备的显示面板1520。时序控制器1512可以包括帧速率提取器(例如，图2的帧速率提取器212)和图像校正器(例如，图2的图像校正器216)。时序控制器1512可以对应于上述时序控制器，因此省略对其的冗余描述。

参考图10，显示设备1500可以包括显示驱动电路1510和显示面板1520。显示驱动电路1510可以包括一个或多个IC，并且可以被安装在诸如TCP、COF或FPC的电路膜上并以TAB方式附接到显示面板1520，或者可以以COG方式被安装在显示面板1520的非显示区域(例如，不显示图像的区域)上。

显示驱动电路1510可以包括源极驱动器1511和时序控制器1512，并且还可以包括栅极驱动器。在一些示例实施例中，栅极驱动器可以被安装在显示面板1520上。

当在本说明书中结合数值使用术语“大约”或“基本上”时，相关数值旨在包括所述数值周围的制造或操作容差(例如，±10％)。此外，当结合几何形状使用词语“总体”和“基本上”时，其意图是不需要几何形状的精度，但该形状的宽容度在本公开的范围内。此外，无论数值或形状被修改为“大约”还是“基本上”，应理解这些值和形状应解释为包括围绕所述数值的制造或操作容差(例如，±10％)。

显示系统100(或其他电路，例如主处理器110、显示设备120、显示驱动电路121、帧速率提取器123、图像校正器123、时序控制器211、电压发生器215、栅极驱动器213、源极驱动器214、校正控制逻辑321、显示设备1400、显示设备1500、显示驱动电路1510、源极驱动器1511、TCON 1512或本文讨论的其他电路)可以包括：硬件，包括逻辑电路；硬件/软件组合，诸如执行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。

尽管已经参考其一些示例性实施例具体地示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以对其中的形式和细节进行各种改变。

Claims (20)

1.一种显示驱动电路，包括：

帧速率提取器，被配置为：

接收指示第k帧的起始的垂直同步信号、包括关于所述第k帧的信息的第k帧数据以及指示所述第k帧的有效时段和在所述有效时段之后出现的可变空白时段的数据使能信号，以及

基于所述垂直同步信号来提取所述第k帧的帧速率；和

图像校正器，被配置为：

基于所述第k帧的帧速率来校正在接收到所述第k帧数据之后接收的帧数据，以及

输出经校正的帧数据作为输出图像数据，

其中，所述垂直同步信号在所述有效时段的起始时间点之前被接收。

2.根据权利要求1所述的显示驱动电路，其中，所述帧速率提取器还被配置为基于在所述有效时段的起始时间点之前所述垂直同步信号的逻辑电平改变的提取时间点来提取所述第k帧的帧速率。

3.根据权利要求2所述的显示驱动电路，其中，所述帧速率提取器还被配置为基于对应于所述第k帧的第k提取时间点和对应于第(k+1)帧的第(k+1)提取时间点来计算所述第k帧的实际帧速率。

4.根据权利要求3所述的显示驱动电路，其中，所述帧速率提取器还被配置为基于所述第k帧的实际帧速率和所述第(k+1)帧的实际帧速率之间的差，将所述第(k+1)帧的帧速率提取为等于所述第(k+1)帧的实际帧速率和虚拟帧速率中的一个，其中所述虚拟帧速率以与计算所述第(k+1)帧的实际帧速率的方式不同的方式被计算。

5.根据权利要求4所述的显示驱动电路，其中，所述帧速率提取器还被配置为，当所述差大于或等于一值时，分别将第(k+1)帧至第(k+m)帧的帧速率提取为等于所述第(k+1)帧至所述第(k+m)帧的虚拟帧速率，其中m是大于或等于1的整数。

6.根据权利要求5所述的显示驱动电路，其中，所述帧速率提取器还被配置为将所述第(k+1)帧至所述第(k+m)帧的虚拟帧速率计算为等于所述第k帧的实际帧速率。

7.根据权利要求5所述的显示驱动电路，其中，所述帧速率提取器还被配置为将所述第(k+1)帧至所述第(k+m)帧的虚拟帧速率计算为等于所述第k帧的实际帧速率、所述第(k+1)帧的实际帧速率以及所述第k帧的实际帧速率和所述第(k+1)帧的实际帧速率之间的值中的一个。

8.根据权利要求7所述的显示驱动电路，其中，所述第(k+1)帧至所述第(k+m)帧的虚拟帧速率彼此不同。

9.根据权利要求3所述的显示驱动电路，其中，所述帧速率提取器还被配置为将所述第k帧的帧速率提取为等于所述第k帧的实际帧速率。

10.根据权利要求4所述的显示驱动电路，其中，所述帧速率提取器还被配置为，当所述差小于一值时，将所述第(k+1)帧的帧速率提取为等于所述第(k+1)帧的实际帧速率。

11.根据权利要求1所述的显示驱动电路，其中，所述图像校正器还被配置为基于所述第k帧的帧速率来校正包括关于第(k+1)帧的信息的第(k+1)帧数据。

12.根据权利要求11所述的显示驱动电路，其中，

所述图像校正器被配置为将对应于不同帧速率的伽马数据和颜色数据存储在多个查找表中；并且

所述图像校正器包括校正控制逻辑，被配置为确定所述多个查找表中是否存在对应于所述第k帧的帧速率的查找表。

13.根据权利要求12所述的显示驱动电路，其中，所述校正控制逻辑还被配置为基于对应于所述第k帧的帧速率的查找表在所述多个查找表中，基于对应于所述第k帧的帧速率的查找表来校正所述第(k+1)帧数据。

14.一种显示驱动电路，包括：

帧速率提取器，被配置为接收指示N个帧中的每一个的起始的垂直同步信号、包括对应于所述N个帧中的每一个的帧数据的输入图像数据以及指示所述N个帧中的每一个的有效时段和可变空白时段的数据使能信号，并且提取第k帧的帧速率，其中k是大于或等于1且小于或等于N的整数；和

图像校正器，被配置为基于所述第k帧的帧速率来校正对应于第(k+1)帧的第(k+1)帧数据。

15.根据权利要求14所述的显示驱动电路，其中，

所述图像校正器被配置为将对应于不同帧速率的伽马数据和颜色数据存储在多个查找表中；并且

所述图像校正器包括校正控制逻辑，被配置为确定所述多个查找表当中是否存在对应于由所述帧速率提取器提取的所述第k帧的帧速率的查找表。

16.根据权利要求15所述的显示驱动电路，其中，所述校正控制逻辑还被配置为基于对应于所述第k帧的帧速率的查找表在所述多个查找表中，基于对应于所述第k帧的帧速率的查找表来校正所述第(k+1)帧数据。

17.根据权利要求15所述的显示驱动电路，其中，所述校正控制逻辑还被配置为基于对应于所述第k帧的帧速率的查找表不在所述多个查找表中，基于所述多个查找表通过使用插值来生成对应于所述第k帧的帧速率的查找表。

18.根据权利要求14所述的显示驱动电路，其中，所述帧速率提取器还被配置为基于在所述第k帧的有效时段的起始时间点之前所述垂直同步信号的逻辑电平改变的时间点当中最接近所述第k帧的有效时段的起始时间点的提取时间点，计算所述第k帧的实际帧速率。

19.根据权利要求18所述的显示驱动电路，其中，所述帧速率提取器还被配置为基于所述第k帧的实际帧速率和所述第(k+1)帧的实际帧速率之间的差，将所述第(k+1)帧的帧速率提取为等于所述第(k+1)帧的实际帧速率和虚拟帧速率中的一个，其中所述虚拟帧速率以与计算所述第(k+1)帧的实际帧速率的方式不同的方式被计算。

20.一种显示设备，包括：

显示面板；

显示驱动电路，被配置为驱动所述显示面板，使得图像被显示在所述显示面板上；

帧速率提取器，被配置为接收指示第k帧的起始的垂直同步信号、包括关于所述第k帧的信息的第k帧数据以及指示所述第k帧的有效时段和在所述有效时段之后出现的可变空白时段的数据使能信号，并且基于所述垂直同步信号来提取所述第k帧的帧速率；和

图像校正器，被配置为基于所述第k帧的帧速率来校正在接收到所述第k帧数据之后接收的帧数据，并且输出经校正的帧数据作为输出图像数据，

其中，所述垂直同步信号在所述有效时段的起始时间点之前被接收。

Images