CN115809636A - 合成ip模块后自动检查连接ip模块走线的方法 - Google Patents

Abstract

本发明公开了一种合成IP模块后自动检查连接IP模块走线的方法，包括：步骤一、将版图的有效层次分成边界层次、前道层次和后道层次。步骤二、根据不同工艺建立相应的配置文件。步骤三、提供进行了IP模块合成的版图，检测版图数据所采用的工艺，根据所采用的工艺的名称选择对应的配置文件。步骤四、根据配置文件计算顶层金属连线。步骤五、计算前道层次中是否有图形进入到边界层次的区域中。步骤六、计算边界层次中IP模块的PIN图形是否会和后道层次中的金属连线接触。步骤七、对后道层次中进入到边界层次的IP模块区域中的金属连线进行检查。本发明能实现高效准确的自动检查版图的IP模块连接走线，能拓展到各工艺平台上、运行时间较短且结果更精确。

Description

合成IP模块后自动检查连接IP模块走线的方法

技术领域

本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种合成知识产权(Intellectual Property，IP)模块后自动检查连接IP模块走线的方法。

背景技术

随着深亚微米集成电路芯片工艺越来越复杂，涉及到的光罩(MASK)层次和版图GDS数据层次也越来越多。IP核在客户芯片版图数据中合成的情况也非常普遍。一般IP核由IP厂商(vendor)或者晶圆厂(FAB)的设计团队提供，在FAB厂进行IP的合成。对于客户GDS版图数据合成IP后，都需要检查连接IP核的走线是否有问题。

如图1A所示，是现有IP模块的版图；IP模块101会作为一个整体合成到客户版图中，图1A的出PIN方式为PIN出在IP核即IP模块101边界内部，图1A中的虚线圈102所示区域为PIN图形的形成区域，位于IP模块101边界内部。如图1B所示，是图1A中PIN图形区域的放大图；图1B中显示了IP模块101的金属连线103以及PIN图形104。

由于IP模块101的PIN图形104位于IP模块101的边界内部，故需要由客户在版图上正确走线连接IP模块101的PIN图形104，才能让IP功能正常。而对于图1A中所示这种常见的PIN出在IP边界内部情况，需要客户走线到IP内部进行PIN连接。

由于IP内部还有其他不同层次以及多层的金属走线，一般目视来检查这种连线会比较困难，效率低而且容易出错。

现有常用方法为采用的程序检查IP PIN连接，但是现有方法适用的工艺和层次比较受限无法拓展，运行时间和精确性也需要进一步提高。

发明内容

本发明所要解决的技术问题是合成IP模块后自动检查连接IP模块走线的方法，能实现高效准确的自动检查版图的IP模块连接走线，能拓展到各工艺平台上、运行时间较短且结果更精确。

为解决上述技术问题，本发明提供的合成IP模块后自动检查连接IP模块走线的方法包括如下步骤：

步骤一、将所述版图的有效层次分成三类，分别为：边界层次(boundary)、前道层次(frontend layers)和后道层次(backend layers)。

所述边界层次为IP模块内覆盖整个IP模块区域的各层图形。

所述后道层次所包括的各层图形为所述边界层次外的后道工艺中各层金属互连图形。

所述前道层次所包括的各层图形为所述边界层次和所述后道层次外的各层前道工艺的图形。

步骤二、根据不同工艺建立相应的配置文件，所述配置文件包括所述边界层次、所述后道层次和所述前道层次的各层图形的参数。

步骤三、提供进行了IP模块合成的版图，检测所述版图数据所采用的工艺，根据所采用的工艺的名称选择对应的配置文件。

步骤四、根据所述配置文件计算顶层金属连线。

步骤五、计算所述前道层次中是否有图形进入到所述边界层次所对应的所述IP模块区域中。

步骤六、计算所述边界层次中所述IP模块的PIN图形是否会和所述后道层次中的金属连线接触。

步骤七、对所述后道层次中进入到所述边界层次的所述IP模块区域中的金属连线进行检查。

进一步的改进是，各层所述前道工艺用于在半导体衬底上制作半导体器件。

进一步的改进是，所述后道工艺用于制作所述半导体器件的各层所述金属互连图形。

进一步的改进是，步骤二中，所述配置文件的各层图形的参数包括层号。

进一步的改进是，步骤四中，顶层金属包括多种不同厚度金属，所述顶层金属连线由各种不同厚度的金属连线进行或运算得到。

进一步的改进是，步骤五的计算通过对所述前道层次中图形和所述边界层次所对应的所述IP模块区域进行与运算实现。

进一步的改进是，步骤五中，如果计算结果发现所述前道层次中有图形进入到所述边界层次所对应的所述IP模块区域中，则将进入到所述边界层次所对应的所述IP模块区域中的所述前道层次的图形进行报错。

进一步的改进是，步骤六的计算采用接触运算和无接触运算实现。

进一步的改进是，步骤六中，如果计算结构显示所述PIN图形没有和对应的金属连线接触，则表示所述PIN图形悬空并将悬空的所述PIN图形报错。

进一步的改进是，步骤七的检查结果包括：

第一种结果为所述金属连线不与所述PIN图形接触。

第二种结果为所述金属连线与所述PIN图形相切。

第三种结果为所述金属连线与所述PIN图形相交且所述金属连线都在所述PIN图形内部。

第四种结果为所述金属连线与所述PIN图形相交但是所述金属连线的部分区域位于所述PIN图形的外部。

进一步的改进是，所述第一种结果通过进行无接触运算得到，步骤七中检查结果为所述第一种结果时进行走线报错。

进一步的改进是，所述第二种结果通过接触运算得到，所述金属连线与所述PIN图形的边缘相接触。

进一步的改进是，所述第三种结果通过接触运算加包含(ENCLOSURE)运算得到。

进一步的改进是，所述第四种结果通过接触运算加非包含(NOT ENCLOSURE)运算得到，步骤七中检查结果为所述第四种结果时进行超出图形报错。

进一步的改进是，步骤三中所述版图数据采用GDS格式数据。

本发明通过对版图的有效层次进行分类以及根据版图数据的工艺设置对应的配置文件，这样本发明能在各种工艺平台上，通过选定工艺对应的配置文件，然后根据版图分类形成的边界层次、前道层次和后道层次进行相应的运算即可实现对连接IP模块的走线进行高效准确的自动检查，显然能缩短运行时间以及提高检查结果的精度，所以本发明能实现高效准确的自动检查版图的IP模块连接走线，能拓展到各工艺平台上、运行时间较短且结果更精确。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1A是现有IP模块的版图；

图1B是图1A中PIN图形区域的放大图；

图2是本发明实施例合成IP模块后自动检查连接IP模块走线的方法的流程图；

图3A是本发明实施例合成IP模块后自动检查连接IP模块走线的方法的整体版图；

图3B是本发明实施例合成IP模块后自动检查连接IP模块走线的方法中IP模块的PIN图形区域的放大图；

图4是本发明实施例合成IP模块后自动检查连接IP模块走线的方法中的配置文件；

图5A-图5D是本发明实施例合成IP模块后自动检查连接IP模块走线的方法中检查出的各种错误时对应的版图区域的图形。

具体实施方式

如图2所示，是本发明实施例合成IP模块后自动检查连接IP模块走线的方法的流程图；如图3A所示，是本发明实施例合成IP模块后自动检查连接IP模块走线的方法的整体版图；如图3B所示，是本发明实施例合成IP模块后自动检查连接IP模块走线的方法中IP模块的PIN图形204区域的放大图；如图4所示，是本发明实施例合成IP模块后自动检查连接IP模块走线的方法中的配置文件；如图5A至图5D所示，是本发明实施例合成IP模块后自动检查连接IP模块走线的方法中检查出的各种错误时对应的版图201区域的图形。

本发明实施例合成IP模块后自动检查连接IP模块走线的方法包括如下步骤：

步骤一、如图3A所示，将所述版图201的有效层次分成三类，分别为：边界层次、前道层次和后道层次。

所述边界层次为IP模块内覆盖整个IP模块区域的各层图形。

所述后道层次所包括的各层图形为所述边界层次外的后道工艺中各层金属互连图形。

所述前道层次所包括的各层图形为所述边界层次和所述后道层次外的各层前道工艺的图形。

本发明实施例中，各层所述前道工艺用于在半导体衬底上制作半导体器件。

所述后道工艺用于制作所述半导体器件的各层所述金属互连图形。所述后道工艺中的所述金属互连图形包括用于实现电连接的金属连线以及所述金属连线之间的通孔等。

步骤二、如图4所示，根据不同工艺建立相应的配置文件，所述配置文件包括所述边界层次、所述后道层次和所述前道层次的各层图形的参数。

图4中显示了一个所述配置文件，图4的所述配置文件中，虚线框302显示了所述边界层次的参数，虚线框303显示了所述后道层次的各层图形的参数，虚线框304显示了所述前道层次的各层图形的参数。不同工艺对应的所述配置文件的参数不同，使得本发明实施例方法能拓展到各种不同的工艺中。

所述配置文件的各层图形的参数包括层号。

步骤三、提供进行了IP模块合成的版图201，也即在图3A的所述IP模块区域202中合成了所述IP模块，所述IP模块的版图能参考图1A所示。

如图3B所示，显示了所述IP模块的PIN图形204区域的放大图，PIN图形204形成于虚线圈301所示的边界区域，但是位于所述IP模块的内部。PIN图形204和所述IP模块的金属连线206连接，金属连线206为金属连线。

检测所述版图201数据所采用的工艺，根据所采用的工艺的名称选择对应的配置文件。

本发明实施例中，在运行自动检查程序时，会根据输入的工艺来调用对应工艺的所述配置文件，也即：根据这次客户需要合成IP的数据所选用的工艺名称，从工艺库中检索到对应的工艺配置文件，包含boundary(包含整个IP区域)层次，后道层次(backend layers包含金属连线和连线间的通孔)，前道层次(frontend layers即除去boundary层和后道层次外其他不能伸进IP内层次)。

之后，从配置文件来读取boundary对应的层号，backend layers对应的层号，frontend layers对应的层号。

合成了所述IP模块的所述版图201数据采用GDS格式数据。

步骤四、根据所述配置文件计算顶层金属连线206。

本发明实施例中，顶层金属包括多种不同厚度金属，所述顶层金属连线206由各种不同厚度的金属连线206进行或运算得到。

本发明实施例中，根据这次客户数据所用到总的金属层数，得到需要哪些金属层次如3层，则3层金属即为M1,M2和M3。由于顶层金属可能用到不同金属厚度层次，为了方便处理，将不同厚度层次相加即OR运算得到顶层金属层次，例如：顶层金属为MT+MTT10K+MTT25K+MTT40K等，其中“+”表示OR运算。也即，MT、MTT10K、MTT25K和MTT40K对应的金属连线206都为所述顶层金属。

步骤五、计算所述前道层次中是否有图形进入到所述边界层次所对应的所述IP模块区域202中。

本发明实施例中，步骤五的计算通过对所述前道层次中图形和所述边界层次所对应的所述IP模块区域202进行与(AND)运算实现。

如果计算结果发现所述前道层次中有图形进入到所述边界层次所对应的所述IP模块区域202中，则将进入到所述边界层次所对应的所述IP模块区域202中的所述前道层次的图形进行报错。

也即，步骤五中，将客户数据区域的前道层次与IP单元(cell)的boundary区域进行与运算，若计算后发现有图形即将该图形报错。如图5A所示，线AA的左侧为IP区域即所述IP模块区域202内，右侧为IP区域外；图形205表示所述前道层次的多晶硅图形，可见，图形205会从线AA的右侧进入到左侧，也即会进入到IP区域内。判断图形205是否会进入到IP区域内，直接对图205和IP区域进行与运算即可得到。在明确图205会进入到IP区域后，会进行报错。

步骤六、计算所述边界层次中所述IP模块的PIN图形204是否会和所述后道层次中的金属连线206接触。

本发明实施例中，步骤六的计算采用接触(TOUCH)运算和无接触(NO TOUCH)运算实现。步骤六中，如果计算结构显示所述PIN图形204没有和对应的金属连线206接触，则表示所述PIN图形204悬空并将悬空的所述PIN图形204报错。

也即，步骤六中，检查IP区域的PIN图形204，若与IP外面的相应金属层次的图形有接触即表示PIN有连接；若没有表示PIN悬空将该PIN报错，通过TOUCH和NO TOUCH运算实现，如图5B所示，虚线圈306中的所述PIN图形204没有和任何金属连线206接触，故为该出的所述PIN图形204悬空。

步骤七、对所述后道层次中进入到所述边界层次的所述IP模块区域202中的金属连线206进行检查。

本发明实施例中，步骤七的检查结果包括：

第一种结果为所述金属连线206不与所述PIN图形204接触。所述第一种结果通过进行无接触运算得到，步骤七中检查结果为所述第一种结果时进行走线报错。也即，通过NOTOUCH运算得到不与PIN图形204接触的所述金属连线206，即走线报错，如图5C所示，虚线圈309中的所述金属连线206不与所述PIN图形204接触，故会得到走线报错。

第二种结果为所述金属连线206与所述PIN图形204相切。所述第二种结果通过接触运算得到，所述金属连线206与所述PIN图形204的边缘相接触，这种情形是正常的。也即，走线即所述金属连线206刚好接触到PIN图形204边缘时，所述金属连线206与PIN图形204相切，则连接OK；如图5B所示，虚线圈308中的所述PIN图形204和任何金属连线206相切，故该处连接OK。

第三种结果为所述金属连线206与所述PIN图形204相交且所述金属连线206都在所述PIN图形204内部。所述第三种结果通过接触运算加包含运算得到，这种情形的连接正确。也即：所述金属连线206与PIN图形204相交，且所述金属连线206都在PIN图形204内部即包含关系则OK。如图5B中虚线圈305和307处的连接都正确。

第四种结果为所述金属连线206与所述PIN图形204相交但是所述金属连线206的部分区域位于所述PIN图形204的外部。所述第四种结果通过接触运算加非包含运算得到，步骤七中检查结果为所述第四种结果时进行超出图形报错。也即，所述金属连线206与PIN图形204相交，但是所述金属连线206的有些区域超出PIN图形204的区域，具有非包含关系，通过NOT ENCLOSURE运算可以得到，这时需进行超出图形报错；如图5D所示，所述金属连线206的部分走线310超出的所述PIN图形204，会进行超出图形报错。

本发明实施例通过对版图201的有效层次进行分类以及根据版图201数据的工艺设置对应的配置文件，这样本发明实施例能在各种工艺平台上，通过选定工艺对应的配置文件，然后根据版图201分类形成的边界层次、前道层次和后道层次进行相应的运算即可实现对连接IP模块的走线进行高效准确的自动检查，显然能缩短运行时间以及提高检查结果的精度，所以本发明实施例能实现高效准确的自动检查版图201的IP模块连接走线，能拓展到各工艺平台上、运行时间较短且结果更精确。

对于合成IP边界内出PIN方式的客户版图数据，需要检查以下内容：

1、不能有客户数据与后道金属连线无关的前道版图层次伸进IP区域内部；

2、客户版图的后道金属连线伸进IP区域后没有连接到IP的PIN上；

3、IP的PIN没有连接客户的金属连线，造成了PIN悬空；

4、连接到IP PIN上的客户后道金属连线，又连接到其他区域或者金属走线。

显然本发明实施例能实现对上面4点内容的检测。所以，本发明实施例针对常见的IP边界内出PIN方式的IP合成后，实现了一种高效准确的自动检查版图连接走线的方法。本发明实施例方法不同于以往使用目视检查的方法或者使用简单工艺且运行时间较长的程序检查方法。本发明实施例方法能拓展到各工艺平台上，运行时间较短，结果更精确。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种合成IP模块后自动检查连接IP模块走线的方法，其特征在于，包括如下步骤：

步骤一、将所述版图的有效层次分成三类，分别为：边界层次、前道层次和后道层次；

所述边界层次为IP模块内覆盖整个IP模块区域的各层图形；

所述后道层次所包括的各层图形为所述边界层次外的后道工艺中各层金属互连图形；所述金属互连图形包括用于实现电连接的金属连线以及所述金属连线之间的通孔；

所述前道层次所包括的各层图形为所述边界层次和所述后道层次外的各层前道工艺的图形；

步骤二、根据不同工艺建立相应的配置文件，所述配置文件包括所述边界层次、所述后道层次和所述前道层次的各层图形的参数；

步骤三、提供进行了IP模块合成的版图，检测所述版图数据所采用的工艺，根据所采用的工艺的名称选择对应的配置文件；

步骤四、根据所述配置文件计算顶层金属连线；

步骤五、计算所述前道层次中是否有图形进入到所述边界层次所对应的所述IP模块区域中；

步骤六、计算所述边界层次中所述IP模块的PIN图形是否会和所述后道层次中的金属连线接触；

步骤七、对所述后道层次中进入到所述边界层次的所述IP模块区域中的金属连线进行检查。

2.如权利要求1所述的合成IP模块后自动检查连接IP模块走线的方法，其特征在于：各层所述前道工艺用于在半导体衬底上制作半导体器件。

3.如权利要求2所述的合成IP模块后自动检查连接IP模块走线的方法，其特征在于：所述后道工艺用于制作所述半导体器件的各层所述金属互连图形。

4.如权利要求1所述的合成IP模块后自动检查连接IP模块走线的方法，其特征在于：步骤二中，所述配置文件的各层图形的参数包括层号。

5.如权利要求1或3所述的合成IP模块后自动检查连接IP模块走线的方法，其特征在于：步骤四中，顶层金属包括多种不同厚度金属，所述顶层金属连线由各种不同厚度的金属连线进行或运算得到。

6.如权利要求1所述的合成IP模块后自动检查连接IP模块走线的方法，其特征在于：步骤五的计算通过对所述前道层次中图形和所述边界层次所对应的所述IP模块区域进行与运算实现。

7.如权利要求6所述的合成IP模块后自动检查连接IP模块走线的方法，其特征在于：步骤五中，如果计算结果发现所述前道层次中有图形进入到所述边界层次所对应的所述IP模块区域中，则将进入到所述边界层次所对应的所述IP模块区域中的所述前道层次的图形进行报错。

8.如权利要求1所述的合成IP模块后自动检查连接IP模块走线的方法，其特征在于：步骤六的计算采用接触运算和无接触运算实现。

9.如权利要求8所述的合成IP模块后自动检查连接IP模块走线的方法，其特征在于：步骤六中，如果计算结构显示所述PIN图形没有和对应的金属连线接触，则表示所述PIN图形悬空并将悬空的所述PIN图形报错。

10.如权利要求1所述的合成IP模块后自动检查连接IP模块走线的方法，其特征在于：步骤七的检查结果包括：

第一种结果为所述金属连线不与所述PIN图形接触；

第二种结果为所述金属连线与所述PIN图形相切；

第三种结果为所述金属连线与所述PIN图形相交且所述金属连线都在所述PIN图形内部；

第四种结果为所述金属连线与所述PIN图形相交但是所述金属连线的部分区域位于所述PIN图形的外部。

11.如权利要求10所述的合成IP模块后自动检查连接IP模块走线的方法，其特征在于：所述第一种结果通过进行无接触运算得到，步骤七中检查结果为所述第一种结果时进行走线报错。

12.如权利要求10所述的合成IP模块后自动检查连接IP模块走线的方法，其特征在于：所述第二种结果通过接触运算得到，所述金属连线与所述PIN图形的边缘相接触。

13.如权利要求10所述的合成IP模块后自动检查连接IP模块走线的方法，其特征在于：所述第三种结果通过接触运算加包含运算得到。

14.如权利要求10所述的合成IP模块后自动检查连接IP模块走线的方法，其特征在于：所述第四种结果通过接触运算加非包含运算得到，步骤七中检查结果为所述第四种结果时进行超出图形报错。

15.如权利要求1所述的合成IP模块后自动检查连接IP模块走线的方法，其特征在于：步骤三中所述版图数据采用GDS格式数据。

Images