CN115793822A - 基于状态跳转的多核处理器的复位系统设计 - Google Patents

Abstract

本发明涉及集成电路复位技术领域，特别涉及基于状态跳转的多核处理器的复位系统设计，包括复位自动释放模块、复位组合模块、复位状态机模块和时钟关断模块。其中复位自动释放模块包括滤波电路、复位同步模块、边沿检测模块、复位延时模块和复位释放模块；滤波电路支持复位滤波功能；复位同步模块用于解决跨时钟域可能出现的亚稳态问题；边沿检测模块检测输入复位信号的解复位时刻；复位延时模块用于配置复位保持时间；复位释放模块支持复位自动释放功能。本复位系统设计使多核处理器复位系统更加稳定可靠，通过各种参数配置可以兼容多种处理器的复位要求。

Description

基于状态跳转的多核处理器的复位系统设计

技术领域

本发明涉及集成电路复位技术领域，特别涉及基于状态跳转的多核处理器的复位系统设计。

背景技术

目前，处理器可分为单核处理器和多核处理器。多核处理器根据处理器内部的计算内核是否相同，可以分为同构多核和异构多核。每个内核顶层都会自带时钟和复位信号。每个内核的内部根据功能不同划分各种不同的功能模块，每个功能模块一般都会单独自带时钟和复位信号。每个功能模块也受全局软复位的控制，因此每个功能模块的复位有多个复位源。随着处理器内核数目增加，处理器的复位信号也越来越多，对应的处理器的复位系统设计也日趋复杂。

处理器内部的复位信号，一般要求是异步复位同步释放。以低电平复位为例，复位信号的下降沿不需要同步于时钟有效沿，复位信号的上升沿必须同步于时钟有效沿。处理器内部寄存器数量庞大，寄存器的复位时刻也不尽相同。因此外部输入的复位信号需要保持复位电平一段时间以保证正确的复位行为。在解复位期间，由于是复位同步释放，所以必须保证处理器中的每一个寄存器都能解复位且不出现亚稳态。就必须要检查每一个寄存器在解复位时复位信号相对于时钟信号的建立时间和保持时间。处理器内部如此庞大的寄存器数量和处理器运行的高速时钟频率，会大大增加综合时间，时序违例路径也会增加，对于时序分析难度加大。

发明内容

针对现有技术的不足，本发明提供了基于状态跳转的多核处理器的复位系统设计，本复位系统设计使多核处理器复位系统更加稳定可靠，通过各种参数配置可以兼容多种处理器的复位要求。

本发明通过以下技术方案予以实现：

基于状态跳转的多核处理器的复位系统设计，包括：

复位自动释放模块：包括滤波电路、复位同步模块、边沿检测模块、复位延时模块和复位释放模块；所述滤波电路支持复位滤波功能；所述复位同步模块用于解决跨时钟域可能出现的亚稳态问题；所述边沿检测模块检测输入复位信号的解复位时刻；所述复位延时模块用于配置复位保持时间；所述复位释放模块支持复位自动释放功能；

复位组合模块：将来自于各个复位源的复位信号经过复位自动释放模块后汇总，适用于多复位源的情况；

复位状态机模块：支持产生复位信号、处理器内部时钟关断信号、处理器外部时钟关断信号和处理器复位完成标志；

时钟关断模块：支持寄存器控制的外部时钟关断信号、复位状态机产生的处理器外部时钟关断信号和复位状态机产生的处理器内部时钟关断信号共同控制处理器时钟关断。

优选的，所述复位状态机模块包括如下状态：

IDLE状态：状态机复位时的状态；RESET_APPLY状态：将状态机输出复位信号拉低；WAIT0状态：保持状态机输出复位信号低电平，保持时间软件可配置；复位低电平保持时间可配置，用于保证处理器内部寄存器全部复位完成；CLKOFF_APPLY状态：产生处理器需要的时钟关断信号，用于处理器内部的时钟关断；CLK_STOP状态：关断处理器外部输入时钟；WAIT1状态：复位低电平保持和时钟关断保持，保持时间软件可配置；RESET_RELEASE状态：复位释放，用于解除处理器复位状态；WAIT2状态：复位高电平保持且时钟关断保持，保持时间软件可配置；CLK_ON状态：打开处理器外部输入时钟；CLKOFF_RELEASE状态：打开处理器内部时钟；READY状态：用于产生复位完成标志，指示处理器复位已完成；软件将处理器复位完成标志位清零，处理器复位完成标志位指示软件，处理器执行后续程序；如果是多处理器系统，每个处理器系统都使用复位状态机模块，那么READY状态支持每个处理器的复位状态，以及每个处理器的内部的每个核心是否处于工作状态，复位低电平保持时间可配置；复位低电平保持时间可配置和时钟打开时间可配置，用于系统使处理器在全片最后解复位工作，复位释放时刻时钟关断。

上述信号的保持时间可配置，使得可以灵活兼容各种不同处理器以及处理器内部不同功能模块的复位时间要求。对于使用了多个不同处理器内核的系统，每个内核均可以使用此复位状态机。可以针对每个处理器内核复位的要求，配置复位状态机中的各个状态的保持时间。复位状态机产生的复位信号在解复位时刻，处理器内部的时钟和处理器外部的时钟均处于关断状态，因此消除了处理器中所有寄存器在复位释放时可能产生的亚稳态问题，使得处理器的复位更加稳定可靠。

优选的，所述复位状态机模块支持复位时间可配置、处理器内部时钟关断信号保持时间可配置、处理器外部时钟关断信号保持时间可配置和处理器复位完成标志保持时间可配置。

优选的，所述复位状态机模块保证在输出的复位信号在解复位时刻，处理器内部的时钟和处理器外部的时钟均处于关断状态。

优选的，所述复位系统还包括：处理器外部复位源：复位源1，复位源2，…复位源n；寄存器时钟关断源：代表寄存器控制的外部时钟关断信号；reset_ready：代表复位完成；reset_value：用于配置WAIT0状态保持时间；core_clkoff_value：代表WAIT1：状态保持时间；reset_release_value：代表WAIT2状态保持时间；ready_value：代表READY状态保持时间；reset_out：是复位状态机输出的复位信号；core_clkoff_out：是复位状态机输出的处理器内部时钟关断信号；clkoff_out：是复位状态机输出的处理器外部时钟关断信号。

本发明与现有技术相比，其显著优点为：

本发明提供了一种基于状态跳转的多核处理器的复位系统设计，包括复位自动释放模块、复位组合模块、复位状态机模块和时钟关断模块。其中复位自动释放模块包括滤波电路、复位同步模块、边沿检测模块、复位延时模块和复位释放模块；滤波电路支持复位滤波功能；复位同步模块用于解决跨时钟域可能出现的亚稳态问题；边沿检测模块检测输入复位信号的解复位时刻；复位延时模块用于配置复位保持时间；复位释放模块支持复位自动释放功能。复位状态机模块共十余种状态，支持配置复位和释放时间、支持时钟关断、支持消除复位亚稳态、支持处理器复位完成检测及上报，本复位系统设计使多核处理器复位系统更加稳定可靠，通过各种参数配置可以兼容多种处理器的复位要求。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的整体结构图。

图2为本发明中复位自动释放模块示意图。

图3为本发明中复位状态机的状态跳转图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例1：

这里将详细地对具体实施例并结合附图进行说明。后续复位以低电平复位，高电平解复位说明。本发明的整体结构图如图1所示：以处理器一个内核的复位过程为例进行说明，其他多核可以依此类推。整体复位结构包括复位自动释放模块、复位组合模块、复位状态机模块和时钟关断模块。

图1中复位源1至复位源n代表处理器外部复位源。寄存器时钟关断源代表寄存器控制的外部时钟关断信号。reset_ready：代表复位完成；reset_value用于配置WAIT0状态保持时间。core_clkoff_value代表WAIT1状态保持时间。reset_release_value代表WAIT2状态保持时间。ready_value代表READY状态保持时间。reset_out是复位状态机输出的复位信号。core_clkoff_out是复位状态机输出的处理器内部时钟关断信号。clkoff_out是复位状态机输出的处理器外部时钟关断信号。

如图2所示，复位自动释放模块包括滤波电路、复位同步电路、边沿检测功能、复位延时模块和复位释放模块。使用滤波电路滤除输入复位信号中的毛刺，使复位信号更加稳定。输入的复位信号首先经过复位同步单元，用于解决跨时钟域可能出现的亚稳态问题，避免处理器复位不可控。边沿检测模块检测输入复位信号上升沿，以获得输入复位信号的解复位时刻。复位延时模块检测到输入复位信号上升沿后，输出复位信号拉低并且保持低电平，其中输出的复位信号低电平保持时间可配置。如果外部输入信号复位低电平保持时间不满足处理器要求，外部输入信号复位信号经过复位自动释放模块后可以延迟复位低电平时间，从而达到处理器内部所有寄存器完全复位的目的。复位自动释放模块输出复位信号低电平达到配置时间后，输出复位信号拉高。

复位组合模块将来自于各个复位源的复位信号经过复位自动释放模块后汇总。低电平复位时，使用与门将各自的复位源进行与操作。输出信号输入复位状态机模块。

复位状态机模块包括如下状态：IDLE状态、RESET_APPLY状态、WAIT0状态、CLKOFF_APPLY状态、CLK_STOP状态、WAIT1状态、RESET_RELEASE状态、WAIT2状态、CLK_ON状态、CLKOFF_RELEASE状态、READY状态。

下面说明每个状态功能：

IDLE状态：状态机复位时的状态。

RESET_APPLY状态：将状态机输出复位信号拉低。

WAIT0状态：保持状态机输出复位信号低电平，保持时间软件可配置。复位低电平保持时间可配置，用于保证处理器内部寄存器全部复位完成。由于不同处理器要求的复位时间不尽相同，此状态机可兼容不同处理器对复位时间的要求。

CLKOFF_APPLY状态：产生处理器需要的时钟关断信号。用于处理器内部的时钟关断。

CLK_STOP状态：关断处理器外部输入时钟。

WAIT1状态：复位低电平保持和时钟关断保持，保持时间软件可配置。

RESET_RELEASE状态：复位释放，用于解除处理器复位状态。

WAIT2状态：复位高电平保持且时钟关断保持。保持时间软件可配置。

CLK_ON状态：打开处理器外部输入时钟。

CLKOFF_RELEASE状态：打开处理器内部时钟。

READY状态：用于产生复位完成标志，指示处理器复位已完成。软件可将处理器复位完成标志位清零。处理器复位完成标志位指示软件，处理器可以执行后续程序。如果是多处理器系统，每个处理器系统都使用复位状态机模块，那么READY状态可以支持每个处理器的复位状态，以及每个处理器的内部的每个核心是否处于工作状态。复位低电平保持时间可配置，此状态机可兼容不同处理器对复位时间的要求。复位低电平保持时间可配置和时钟打开时间可配置，用于系统使处理器在全片最后解复位工作。复位释放时刻时钟关断，避免复位出现亚稳态。

为进一步说明复位状态机工作原理，以图3为例进行说明。

状态机在状态机复位期间处于IDLE状态。当处理器任一个复位源有效时，状态机从IDLE状态跳转到RESET_APPLY状态。进入RESET_APPLY状态后，状态机产生低有效复位信号，之后进入WAIT0状态。WAIT0状态期间状态机输出复位信号保持低电平，保持时间软件可配置。达到配置时间后状态机进入CLKOFF_APPLY状态，此状态用于关断处理器内部的时钟，此时状态机输出的处理器内部时钟关断信号有效。之后进入CLK_STOP状态，此状态用于关断处理器外部输入时钟，此时状态机输出的处理器外部输入时钟关断信号有效。之后进入WAIT1状态，此状态复位保持低电平、处理器内部时钟关断信号有效、处理器外部时钟关断信号有效。并且此状态的保持时间软件可配置。达到配置时间后，进入RESET_RELEASE状态，此时将状态机输出复位信号拉高。之后进入WAIT2状态，此时状态机输出的复位信号处于复位释放状态但处理器内部时钟关断信号和处理器外部时钟关断信号仍然保持有效。此状态保持时间软件可配置。等待达到软件的配置时间后，状态机进入CLK_ON状态，此时打开处理器外部输入时钟。随后状态机进入CLKOFF_RELEASE状态，此时处理器内部时钟打开。CLKOFF_RELEASE状态时状态机输出的复位信号处于复位释放状态，处理器内部时钟关断信号和处理器外部时钟关断信号处于无效状态。之后状态机进入READY状态，用于产生处理器复位完成标志。处理器复位完成标志的保持时间软件可配置。复位完成标志用作处理器状态寄存器的硬件置位使能，复位完成标志信号会被写入到状态寄存器中，可通过软件方式查询复位状态，提升软件运行效率。并且软件可以将状态寄存器清零，以便可以查询下一次处理器复位的完成标志。

由于复位状态机产生处理器内部时钟关断信号只能用于复位期间，在其他时刻处理器内部时钟关断信号无法控制。因此使用了寄存器控制的外部时钟关断信号。寄存器控制的外部时钟关断信号、复位状态机产生的处理器外部时钟关断信号和复位状态机产生的处理器内部时钟关断信号共同控制处理器时钟关断。由于寄存器控制的外部时钟关断信号的时钟域可能与处理器的时钟域不同，因此寄存器控制的外部时钟关断信号需要首先经过同步电路后再接入时钟关断模块。

以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (5)

1.基于状态跳转的多核处理器的复位系统设计，其特征在于，包括：

复位自动释放模块：包括滤波电路、复位同步模块、边沿检测模块、复位延时模块和复位释放模块；所述滤波电路支持复位滤波功能；所述复位同步模块用于解决跨时钟域可能出现的亚稳态问题；所述边沿检测模块检测输入复位信号的解复位时刻；所述复位延时模块用于配置复位保持时间；所述复位释放模块支持复位自动释放功能；

复位组合模块：将来自于各个复位源的复位信号经过复位自动释放模块后汇总，适用于多复位源的情况；

复位状态机模块：支持产生复位信号、处理器内部时钟关断信号、处理器外部时钟关断信号和处理器复位完成标志；

时钟关断模块：支持寄存器控制的外部时钟关断信号、复位状态机产生的处理器外部时钟关断信号和复位状态机产生的处理器内部时钟关断信号共同控制处理器时钟关断。

2.根据权利要求1所述的基于状态跳转的多核处理器的复位系统设计，其特征在于，所述复位状态机模块包括如下状态：

IDLE状态：状态机复位时的状态；

RESET_APPLY状态：将状态机输出复位信号拉低；

WAIT0状态：保持状态机输出复位信号低电平，保持时间软件可配置；复位低电平保持时间可配置，用于保证处理器内部寄存器全部复位完成；

CLKOFF_APPLY状态：产生处理器需要的时钟关断信号，用于处理器内部的时钟关断；

CLK_STOP状态：关断处理器外部输入时钟；

WAIT1状态：复位低电平保持和时钟关断保持，保持时间软件可配置；

RESET_RELEASE状态：复位释放，用于解除处理器复位状态；

WAIT2状态：复位高电平保持且时钟关断保持，保持时间软件可配置；

CLK_ON状态：打开处理器外部输入时钟；

CLKOFF_RELEASE状态：打开处理器内部时钟；

READY状态：用于产生复位完成标志，指示处理器复位已完成；软件将处理器复位完成标志位清零，处理器复位完成标志位指示软件，处理器执行后续程序；如果是多处理器系统，每个处理器系统都使用复位状态机模块，那么READY状态支持每个处理器的复位状态，以及每个处理器的内部的每个核心是否处于工作状态，复位低电平保持时间可配置；复位低电平保持时间可配置和时钟打开时间可配置，用于系统使处理器在全片最后解复位工作，复位释放时刻时钟关断。

3.根据权利要求1所述的基于状态跳转的多核处理器的复位系统设计，其特征在于，所述复位状态机模块支持复位时间可配置、处理器内部时钟关断信号保持时间可配置、处理器外部时钟关断信号保持时间可配置和处理器复位完成标志保持时间可配置。

4.根据权利要求1所述的基于状态跳转的多核处理器的复位系统设计，其特征在于，所述复位状态机模块保证在输出的复位信号在解复位时刻，处理器内部的时钟和处理器外部的时钟均处于关断状态。

5.根据权利要求1所述的基于状态跳转的多核处理器的复位系统设计，其特征在于，所述复位系统还包括：

处理器外部复位源：复位源1，复位源2，…复位源n；

寄存器时钟关断源：代表寄存器控制的外部时钟关断信号；

reset_ready：代表复位完成；

reset_value：用于配置WAIT0状态保持时间；

core_clkoff_value：代表WAIT1状态保持时间；

reset_release_value：代表WAIT2状态保持时间；

ready_value：代表READY状态保持时间；

reset_out：是复位状态机输出的复位信号；

core_clkoff_out：是复位状态机输出的处理器内部时钟关断信号；

clkoff_out：是复位状态机输出的处理器外部时钟关断信号。

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