CN115775582A

CN115775582A - 将数据编程在非易失性存储器装置中的设备、系统及方法

Info

Publication number: CN115775582A
Application number: CN202210258876.0A
Authority: CN
Inventors: 崔亨进
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2021-09-07
Filing date: 2022-03-16
Publication date: 2023-03-10
Also published as: KR20230036351A; US20230077184A1; US11887669B2

Abstract

本申请涉及将数据编程在非易失性存储器装置中的设备、系统及方法。一种存储器装置包括单元组和控制电路。单元组包括能够存储数据的多个非易失性存储器单元。控制电路执行用于通过多个编程循环将数据编程在多个非易失性存储器单元中的编程操作，每个编程循环包括用于向多个非易失性存储器单元施加编程脉冲的单位编程操作以及用于验证单位编程操作的结果的验证操作。控制电路使用电流检测电路以在多个编程循环中的特定编程循环中检测多个非易失性存储器单元的阈值电压分布是否满足基准。控制电路在特定编程循环之后的下一编程循环中向多个非易失性存储器单元施加预设编程脉冲之后终止编程操作。

Description

将数据编程在非易失性存储器装置中的设备、系统及方法

技术领域

本文描述的本公开的一个或更多个实施方式涉及存储器装置，更具体地，涉及用于将数据编程在非易失性存储器装置中的设备及方法。

背景技术

数据处理系统包括存储器系统或数据储存装置。数据处理系统可以被开发为在数据储存装置中存储更多海量数据，更快地在数据储存装置中存储数据，以及更快地读取数据储存装置中存储的数据。存储器系统或数据储存装置可以包括用于存储数据的非易失性存储器单元和/或易失性存储器单元。

发明内容

本公开的实施方式可以提供一种能够提高存储器装置的数据输入/输出速度的设备及方法。

本公开的实施方式通过在将数据编程到存储器装置中的过程期间使用电流感测电路(CSC)检查非易失性存储器单元的阈值电压分布，能够减少验证操作的数量和/或验证操作所花费的时间。

在根据本公开实施方式的存储器装置中，可以减少验证操作的操作负担，从而减少存储器装置中包括的非易失性存储器单元的损耗以及邻近或相邻存储器单元之间的干扰。因此，能够提高或增强存储器装置的数据安全性。

此外，在根据本公开的实施方式的存储器装置中，即使减少了针对存储多位数据的每个存储器单元的、由关于多个非易失性存储器单元的验证操作所引起的操作负担，也能够缩窄非易失性存储器单元的阈值电压分布的宽度。

在实施方式中，一种存储器装置可以包括：单元组，其包括能够存储数据的多个非易失性存储器单元；以及控制电路，其被配置为：执行用于通过多个编程循环将数据编程在多个非易失性存储器单元中的编程操作，每个编程循环包括用于向多个非易失性存储器单元施加编程脉冲的单位编程操作以及用于验证单位编程操作的结果的验证操作；使用电流检测电路以在多个编程循环中的特定编程循环中检测多个非易失性存储器单元的阈值电压分布是否满足基准，并在特定编程循环之后的下一编程循环中向多个非易失性存储器单元施加预设编程脉冲之后终止编程操作。

控制电路可以被配置为在多个编程循环中的一些编程循环中在单位编程操作和验证操作之间的时间执行用于识别阈值电压分布的检查操作。

检查操作可以包括建立具有比与作为编程操作的目标的编程值相对应的预设电平低的电平的比较电压，对具有电平低于比较电压的阈值电压的非易失性存储器单元的数量进行计数，并且将计数的数量与基准进行比较。

比较电压可以具有在第一范围内或者在第二范围内的电平，第一范围在预设电平与低于预设电平的对应于最接近的另一编程值的电平之间，第二范围在预设电平和通过从预设电平中减去通过第二编程模式所改变的阈值电压的程度而获得的电平之间。

检查操作可以检查多个非易失性存储器单元的关于与编程操作相对应的多个编程值的阈值电压分布。

单位编程操作可以是以在第一模式、第二模式和第三模式当中选择的模式执行的，第一模式是施加第二编程脉冲以将至少一个非易失性存储器单元的阈值电压改变或调整第一电平，第一电平等于或大于由第一编程脉冲所引起的阈值电压的改变电平；第二模式是施加第二编程脉冲以将至少一个非易失性存储器单元的阈值电压改变或调整第二电平，第二电平小于由第一编程脉冲引起的改变电平；以及第三模式是向禁止改变其阈值电压的至少一个非易失性存储器单元施加第二编程脉冲。

控制电路可以被配置为响应于在第一模式、第二模式和第三模式当中选择的模式而改变包括于页缓冲器中的锁存器中所存储的值，页缓冲器与联接至多个非易失性存储器单元的位线联接。

控制电路可以对于以第一模式执行的单位编程操作，将值“0”存储在第一锁存器中；对于以第二模式执行的单位编程操作，将值“0”存储在第二锁存器中并且在联接位线和页缓冲器的晶体管中途导通的定时将第二锁存器中的值“0”改变为值“1”；以及对于以第三模式执行的单位编程操作，将值“1”存储在第三锁存器中。

控制电路可以在阈值电压分布满足基准时跳过特定编程循环的验证操作，并且用第二模式或第三模式执行下一编程循环。

控制电路可以向多个非易失性存储器单元施加验证电压，以检查数据是否被编程在多个非易失性存储器单元中，验证电压对应于作为编程操作的目标的多个编程值。

控制电路可以响应于验证操作的结果而确定在下一编程循环中执行的第一模式、第二模式或第三模式。

在另一个实施方式中，存储器系统可以包括：存储器装置，其被配置为：执行用于通过多个编程循环将数据编程在多个非易失性存储器单元中的编程操作，每个编程循环包括用于向多个非易失性存储器单元施加编程脉冲的单位编程操作以及用于验证单位编程操作的结果的验证操作；使用电流检测电路以在多个编程循环中的特定编程循环中检测多个非易失性存储器单元的阈值电压分布是否满足基准，并在特定编程循环之后的下一编程循环中向多个非易失性存储器单元施加预设编程脉冲之后终止编程操作；以及控制器，其被配置向存储器装置发送编程命令和指示多个非易失性存储器单元的地址。

存储器装置可以包括至少一个存储器晶片或至少一个存储器平面。

存储器装置可以被配置为在多个编程循环中的一些编程循环中在单位编程操作和验证操作之间的时间执行用于识别阈值电压分布的检查操作。

存储器装置可以在阈值电压分布满足基准时跳过特定编程循环的验证操作，并且用第二模式或第三模式执行下一编程循环。

存储器装置可以响应于验证操作的结果而确定在下一编程循环中执行的第一模式、第二模式或第三模式。

在另一实施方式中，一种用于操作存储器系统的方法可以包括：接收编程命令、编程数据和数据要存储于其中的位置信息；响应于编程数据而控制联接至与位置信息相对应的多个非易失性存储器单元的位线，并且向联接至多个非易失性存储器单元的字线施加编程脉冲；通过电流检测电路检查多个非易失性存储器单元的阈值电压分布是否满足基准；以及当阈值电压分布满足基准时，跳过对多个非易失性存储器单元的验证操作并且对多个非易失性存储器单元中的一些执行第二编程模式。

该方法还可以包括：当阈值电压分布不满足基准时，对多个非易失性存储器单元执行验证操作；以及根据验证操作的结果，确定第一编程模式、第二编程模式和第三编程模式当中的要对多个非易失性存储器单元执行的一个编程模式。

在另一实施方式中，存储器装置可以包括：联接至字线的存储器单元；以及控制电路，其被配置为执行每个包括向字线施加编程脉冲的编程脉冲操作的编程循环。编程循环中的除了最后一个编程循环之外的每个编程循环还包括向字线施加检查电压以根据检查电压识别导通单元的数量的检查操作。当所述数量大于基准时，每个编程循环选择性地还包括验证编程脉冲操作的验证操作。当所述数量小于基准时，控制电路执行最后的编程循环，以按照双重验证编程(DPGM)模式对存储器单元进行编程。

附图说明

本文的描述参考了附图，其中相似的附图标记在整个附图中指代相似的部件。

图1例示了根据本公开的实施方式的存储器装置。

图2例示了根据本公开的实施方式的数据处理系统。

图3A和图3B例示了根据本公开的实施方式的增量步进脉冲编程(ISPP)操作。

图4例示了根据本公开的实施方式的用于将多位数据存储在非易失性存储器单元中的方法。

图5例示了根据本公开的实施方式的用于将多位数据存储在非易失性存储器单元中的另一方法。

图6例示了根据本公开的实施方式的增量步进脉冲编程(ISPP)操作的编程操作和验证操作。

图7例示了根据本公开的实施方式的与多个编程脉冲相对应的目标电平。

图8例示了根据本公开的实施方式的编程操作。

图9例示了根据本公开的实施方式的另一增量步进脉冲编程(ISPP)操作。

图10例示了根据本公开实施方式的在存储器装置中的电流感测电路(CSC)的结果与阈值电压分布之间的关系。

图11例示了根据本公开的实施方式的执行编程操作的存储器装置。

图12例示了根据本公开实施方式的电流感测电路(CSC)的示例。

图13例示了根据本公开的实施方式的操作存储器装置的方法。

具体实施方式

下面参照附图描述本公开的各种实施方式。然而，本公开的元件和特征可以被不同地配置或布置以形成其它实施方式，这些其它实施方式可以是所公开的实施方式中的任何一个的变型。

在本公开中，对包括于“一个实施方式”、“示例实施方式”、“实施方式”、“另一实施方式”、“一些实施方式”、“各种实施方式”、“其它实施方式”、“另选的实施方式”等中的各种特征(例如，元件、结构、模块、组件、步骤、操作、特性等)的引用旨在表示任何这样的特征包括于本公开的一个或更多个实施方式中，但是可以或可能不一定组合在同一实施方式中。

在本公开中，术语“包括”、“包括于”、“包含”和“包含于”是开放式的。如在所附权利要求中使用的，这些术语指定了所提及的元素的存在并且不排除一个或更多个其它元素的存在或添加。权利要求中的术语不排除设备包括附加组件(例如，接口单元、电路等)。

在本公开中，各种单元、电路或其它组件可以被描述或要求保护为“被配置为”执行任务多个任务。在这种上下文中，“被配置为”用于通过指示块/单元/电路/组件包括在操作期间执行一个或更多个任务的结构(例如，电路)来暗示结构。这样，即使当指定的块/单元/电路/组件当前未操作(例如，未打开或未被激活)时，块/单元/电路/组件也可以被称为被配置为执行任务。与“被配置为”语言一起使用的块/单元/电路/组件包括硬件，例如，电路、存储可执行以实现操作的程序指令的存储器等。附加地，“被配置为”可以包括通用结构(例如，通用电路)，其由软件和/或固件(例如，FPGA或执行软件的通用处理器)操纵，从而以能够执行所讨论的任务的方式操作。“被配置为”还可以包括将制造工艺(例如，半导体制造设施)适配为制造适于实现或执行一个或更多个任务的装置(例如，集成电路)。

如本公开中使用的，术语“电路”或“逻辑”是指以下中的全部：(a)纯硬件电路实现(诸如，仅在模拟和/或数字电路中的实现)，和(b)电路和软件(和/或固件)的组合，诸如(如果适用)：(i)处理器的组合或(ii)一起工作以使设备(诸如，移动电话或服务器)执行各种功能的处理器/软件的部分(包括数字信号处理器)、软件和存储器，以及(c)诸如微处理器或微处理器的一部分之类的需要软件或固件(即使软件或固件物理上不存在)才能运行的电路。“电路”或“逻辑”的该定义适用于该术语在本申请中(包括在任何权利要求中)的所有使用。作为另一示例，如本申请中所使用的，术语“电路”或“逻辑”还涵盖仅处理器(或多个处理器)、或处理器的一部分及其(或它们的)随附软件和/或固件的实现。术语“电路”或“逻辑”还涵盖，例如以及如果适用于特定的权利要求元素，用于储存装置的集成电路。

如本文所用，这些术语“第一”、“第二”、“第三”等用作它们后面的名词的标签，并不暗示任何类型的排序(例如，空间、时间、逻辑等)。术语“第一”和“第二”并不一定暗示第一值必须在第二值之前写入。此外，尽管本文可以使用这些术语来标识各种元素，但是这些元素不受这些术语的限制。这些术语用于将一个元素与否则将具有相同或相似名称的另一元素区分开。例如，第一电路可以与第二电路区分开。

此外，术语“基于”用于描述影响确定的一个或更多个因素。该术语不排除可以影响确定的附加因素。也就是说，确定可以仅基于那些因素或至少部分地基于那些因素。考虑短语“基于B确定A”。虽然在这种情况下，B是影响A的确定的因素，但这样的短语并不排除A的确定也基于C。在其它情况下，可以仅基于B确定A。

此处，数据的项、数据项、数据条目或数据的条目可以是位序列。例如，数据项可以包括文件的内容、文件的一部分、存储器中的页、面向对象编程中的对象、数字消息、数字扫描的图像、视频或音频信号的一部分、元数据或可以由位序列表示的任何其它实体。根据实施方式，数据项可以包括离散对象。根据另一实施方式，数据项可以包括两个不同组件之间的传输分组内的信息单元。

本文所描述的本公开的实施方式提供了数据处理系统及用于操作该数据处理系统的方法。数据处理系统包括诸如存储器系统和主机之类的组件和资源，并且能够基于组件和资源的使用情况动态地分配用于组件之间的数据通信的多个数据路径。

现在将参照附图来描述实施方式，其中相似的附图标号表示相似的元件。

图1例示了根据本公开的实施方式的包括形成于存储器晶片中的存储器单元阵列电路的存储器装置150。

参照图1，存储器装置150可以包括具有多个单元串340的至少一个存储器组330。每个单元串340可以包括连接至多条位线BL0至BLm-1中的相应位线的多个非易失性存储器单元MC0至MCn-1。单元串340设置于存储器组330的各个列中，并且每个单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管(或串选择晶体管SST)SST。每个单元串340的非易失性存储器单元MC0至MCn-1可以串联连接在漏极选择晶体管DST和源极选择晶体管SST之间。非易失性存储器单元MC0至MCn-1中的每一个可以被配置为每个单元存储具有多个位的数据项的多级单元(MLC)。单元串340可以电连接至位线BL0至BLm-1中的对应位线。

在实施方式中，存储器组330可以包括NAND型闪存单元MC0至MCn-1。在另一实施方式中，存储器组330可以实现为NOR型闪存、其中混合或组合有至少两种不同类型的存储器单元的混合闪存、或者其中控制器嵌入单个存储器芯片中的单芯片NAND闪存。在实施方式中，存储器组330可以包括闪存单元，该闪存单元包括电荷俘获闪存(CTF)层，该CTF层包括导电浮栅或绝缘层。

图2例示了根据本公开的实施方式的可以包括存储器装置150的存储器系统110。在本实施方式中，存储器装置150中的存储器组330可以包括一个或更多个存储块152、154、156。根据实施方式，存储器装置150可以具有二维(2D)或三维(3D)结构。例如，存储器装置150中的存储块152、154、156中的每一个可以实现为3D结构，例如，垂直结构。存储块152、154、156中的每一个可以具有沿第一方向至第三方向(例如，x轴方向、y轴方向和z轴方向)延伸的三维结构。

包括多个存储块152、154、156的存储器组330可以联接至多条位线BL、多条串选择线(或源极选择线)SSL和多条漏极选择线DSL、多条字线WL、多条虚设字线DWL(未示出)和多条公共源极线CSL。在实施方式中，存储器组330可以包括多个NAND串NS，例如，多个NAND串NS可以分别对应于单元串340。每个NAND串NS可以包括多个存储器单元MC并且可以连接至位线BL中的相应位线。另外，每个NAND串NS的串选择晶体管SST可以连接至公共源极线CSL，并且每个NAND串NS的漏极选择晶体管DST可以连接至对应位线BL。在每个NAND串NS中，存储器单元MC可以布置在串选择晶体管SST和漏极选择晶体管DST之间。

参照图1和图2，存储器装置150可以包括电压供应电路170，电压供应电路170可以根据操作模式为字线中的相应字线供应字线电压(例如，诸如编程电压、读取电压和通过电压之类的一个或更多个预定电压)，或者向其中形成有包括存储器单元MC的每个存储块的体部(例如，阱区)供应电压。在这种情况下，可以在控制电路180的控制下执行电压供应电路170的电压生成操作。另外，电压供应电路170可以生成多个可变读取电压以将多个数据项彼此区分开。

响应于控制电路的控制，可以选择存储器单元阵列的存储块(或扇区)之一，并且可以选择被选存储块的字线之一。字线电压可以单独提供给被选字线和未选字线。电压供应电路170可以包括用于生成具有各种电平的目标电压的电压生成电路(例如，参照图4至图8)。

在实施方式中，电压供应电路170可以联接至接收从外部(例如，外部装置)施加的第一电源电压VCC的第一引脚或焊盘和接收从外部装置施加的第二电源电压VPP的第二引脚或焊盘。第二电源电压VPP可以具有比第一电源电压VCC的电压电平高(例如，两倍或更高)的电压电平。例如，第一电源电压VCC可以具有2.0V至5.5V的电压电平，而第二电源电压可以具有9V至13V的电压电平。

根据实施方式，电压供应电路170可以包括用于更快地生成存储器组330中所使用的各种电平的目标电压的电压生成电路。电压生成电路可以使用第二电源电压VPP来生成目标电压，该目标电压可以具有比第二电源电压VPP的电压电平高的电压电平。

存储器装置150还可以包括由控制电路180控制的读/写电路320。读/写电路320可以根据操作模式作为读出放大器或写入驱动器而操作。例如，在验证操作和读取操作中，读/写电路320可以作为从存储器单元阵列读取数据项的读出放大器而操作。在编程操作中，读/写电路320可以作为根据要存储在存储器单元阵列中的数据项来控制位线的电位的写入驱动器而操作。读/写电路320可以在编程操作期间从页缓冲器接收要被编程到单元阵列的数据项。读/写电路320可以基于输入数据项来驱动位线。为此，读/写电路320可以包括多个页缓冲器(PB)322、324、326，每个页缓冲器对应于每列或每条位线、或者每个列对或每个位线对。根据实施方式，页缓冲器322、324、326中的每一个中可以包括多个锁存器。

页缓冲器322、324、326可以通过多条总线BUS联接至数据输入/输出装置，例如，串行化电路或串行器。当页缓冲器322、324、326中的每一个通过不同的总线联接至数据输入/输出装置时，可以减小在来自页缓冲器322、324、326的数据传输中可能出现的延迟。例如，每个页缓冲器322、324、326可以执行数据传输而不存在等待时间。

根据实施方式，存储器装置150可以接收写入命令、写入数据和关于写入数据要存储的位置的信息，例如，物理地址。控制电路180使电压供应电路170生成响应于写入命令而执行的编程操作所使用的编程脉冲、通过电压等，以及生成在编程操作之后执行的验证操作所使用的一个或更多个电压。

当在存储器组330中所包括的非易失性存储器单元中编程多位数据项时，错误率可能高于当在非易失性存储器单元中存储一位数据项时的错误率。例如，非易失性存储器单元中的错误可能是由于单元间干扰(CCI)而引起的。为了减少非易失性存储器单元中的错误，应该减小与非易失性存储器单元之间存储的数据项相对应的阈值电压分布的宽度(偏差)。

为此，存储器装置150可以执行增量步进脉冲编程(ISPP)操作，以有效地使非易失性存储器单元的阈值电压分布窄。在一个实施方式中，存储器装置150可以将ISPP操作用于多步编程操作。例如，存储器装置150可以根据非易失性存储器单元或页之间的预定次序，将编程操作划分为最低有效位(LSB)编程操作和最高有效位(MSB)操作。

根据实施方式，可以提供如下设备及方法，其能够在通过在向存储器装置中的存储器单元施加多个编程脉冲而完成的数据编程操作期间减少用于在编程脉冲施加之间使位线或沟道放电的时间。当放电时间能够减少时，可以增加存储器装置的编程操作的速度。例如，为了使存储器装置中的位线或沟道放电，存储器装置可以控制或调整位线选择线或漏极选择线(DSL)的电压电平，以避免晶体管在通过位线选择线或漏选择线(DSL)控制时处于浮置状态。因为晶体管可能处于浮置状态，所以位线或沟道不能适当地放电。

在实施方式中，存储器装置可以在向存储器装置中的非易失性存储器单元施加给存储器单元的编程脉冲的单位编程操作期间调整和改变用于在施加编程脉冲之后调整位线电位的建立时间(setup time)。结果，可以提供能够提高编程操作的速度和/或提高编程操作效率的设备及方法。

例如，在向存储器装置中的非易失性存储器单元施加多个编程脉冲以用多位数据对非易失性存储器单元进行编程的操作期间，存储器装置可以以各种模式中的一种模式执行单位编程操作，在该单位编程操作中在已经施加第一编程脉冲之后施加第二编程脉冲。

单位编程操作的模式可以包括第一编程模式、第二编程模式和第三编程模式。在第一编程模式中，数据响应于第二编程脉冲而被编程的程度(例如，当施加第二编程脉冲时非易失性存储器单元中的阈值电压的改变或移位)可以类似或大于数据响应于第一编程脉冲数据而被编程的程度。在第二编程模式中，数据响应于第二编程脉冲而被编程的程度小于数据响应于第一编程脉冲而被编程的程度。在第三编程模式中，数据响应于第二编程脉冲而被编程的程度不存在，例如，即使在施加第二编程脉冲时，非易失性存储器单元中的阈值电压也没有变化或没有移位。可以基于在施加编程脉冲时联接至目标存储器单元的位线的电位来实现该模式。如果能够减少放电时间，则存储器装置能够通过调整和改变用于改变位线电位或使位线电位放电的建立时间来提高数据编程操作的效率或速度。

根据实施方式，存储器装置可以响应于编程操作环境(例如，温度)以及关于在数据编程操作期间施加至非易失性存储器单元的编程脉冲的施加次数或电平(或大小)而改变或调整通过位线选择线或漏极选择线(DSL)施加的控制电压。因此，存储器装置可以在通过向非易失性存储器单元施加多个编程脉冲的数据编程操作期间减小与每个编程脉冲相对应的操作裕量。这可以减少执行数据编程操作所花费的时间。

再次参照图2，存储器装置150被示出为包括在数据处理系统100中。根据实施方式，数据处理系统100可以包括与诸如存储器系统110之类的存储器系统接合或联接的主机102。例如，主机102和存储器系统110可以经由数据总线、主机线缆等彼此联接以执行数据通信。

存储器系统110可以包括存储器装置150和控制器130。存储器系统110中的存储器装置150和控制器130可以被认为是彼此物理分离的组件或元件。存储器装置150和控制器130可以经由至少一个数据路径连接。例如，数据路径可以包括通道和/或通路。

根据实施方式，存储器装置150和控制器130可以是功能上划分的组件或元件。此外，根据实施方式，可以以单个芯片或以多个芯片来实现存储器装置150和控制器130。控制器130可以响应于从外部装置输入的请求而执行数据输入/输出操作。例如，当控制器130响应于从外部装置输入的读取请求而执行读取操作时，存储器装置150中所包括的多个非易失性存储器单元中存储的数据被传送给控制器130。

在图2中，存储器装置150可以包括一个或更多个存储块152、154、156。存储块152、154、156可以被理解为通过单个擦除操作一起移除数据的一组非易失性存储器单元。存储块152、154、156可以包括至少一个页，例如，在单个编程操作期间一起存储数据和/或在单个读取操作期间一起输出数据的一组非易失性存储器单元。例如，一个存储块可以包括多个页。

在实施方式中，存储器装置150可以包括多个存储器平面或者一个或更多个存储器晶片。根据实施方式，存储器平面可以被认为是包括至少一个存储块、能够控制多个非易失性存储器单元的阵列的驱动电路、以及可以临时存储输入至非易失性存储器单元的数据或从非易失性存储器单元输出的数据的缓冲器的逻辑分区或物理分区。

根据实施方式，每个存储器晶片可以包括至少一个存储器平面，并且可以理解为在物理上可区分的基板上所实现的组件的集合。每个存储器晶片可以通过数据路径连接至控制器130，并且可以包括与控制器130交换数据项和信号的接口。

根据实施方式，存储器装置150可以包括至少一个存储块152、154、156、至少一个存储器平面或至少一个存储器晶片。存储器装置150的内部构造(例如，图1所示)可以根据存储器系统110的性能而不同。本公开的实施方式不限于图1所示的内部构造。

在图2中，存储器装置150包括能够为存储块152、154、156供应一个或更多个电压的电压供应电路170。电压供应电路170可以包括用于生成存储块152、154、156的目标电压的电压生成电路，例如，如参照图4至图8所描述的。

在实施方式中，电压供应电路170可以将读取电压Vrd、编程电压Vprog、通过电压Vpass或擦除电压Vers供应到包括于存储块中的非易失性存储器单元中。例如，在用于读取存储块152、154、156中的非易失性存储器单元中所存储的数据的读取操作期间，电压供应电路170可以向被选非易失性存储器单元供应读取电压Vrd。在用于将数据存储在存储块152、154、156中的非易失性存储器单元中的编程操作期间，电压供给电路170可以将编程电压Vprog供应到被选非易失性存储器单元中。在对被选非易失性存储器单元执行的读取操作或编程操作期间，电压供应电路170可以向未选非易失性存储器单元供应通过电压Vpass。在用于擦除存储块152、154、156中的非易失性存储器单元中所存储的数据的擦除操作期间，电压供应电路170可以向存储块供应擦除电压Vers。

存储器装置150可以存储关于基于执行哪个操作而向存储块152、154、156供应的各种电压的信息。例如，当存储块152、154、156中的非易失性存储器单元可以存储多位数据时，可以使用用于识别或读取多位数据项的多个电平的读取电压Vrd。存储器装置150可以包括表，该表具有指示与多位数据项相对应的多个电平的读取电压Vrd的信息。例如，该表可以包括存储在寄存器中的偏置值，每个偏置值对应于特定电平的读取电压Vrd。用于读取操作的读取电压Vrd的偏置值的数量可以限制在预定范围内。此外，在一个实施方式中，偏置值可以被量化。

主机102可以包括便携式电子装置(例如，移动电话、MP3播放器、笔记本电脑等)或非便携式电子装置(例如，台式计算机、游戏播放机、电视机、投影仪等)。根据实施方式，主机102可以包括便携式电子装置和非便携式电子装置中所包括的中央处理单元(CPU)。

主机102可以包括能够控制在主机102中执行的功能和操作的至少一个操作系统(OS)。OS可以提供与存储器系统110在操作上接合的主机102与意欲将数据存储在存储器系统110中的用户之间的互操作性。OS可以支持与用户的请求相对应的功能和操作。作为示例而非限制，OS可以根据主机102的移动性而分类为通用操作系统和移动操作系统。通用操作系统可以根据系统要求或用户环境而分为个人操作系统和企业操作系统。与个人操作系统相比，企业操作系统可以专用于确保和支持高性能计算。

移动操作系统可以经历支持针对移动性的服务或功能(例如，省电功能)。主机102可以包括多个操作系统。对应于用户请求，主机102可以执行与存储器系统110互锁的多个操作系统。主机102可以向存储器系统110发送对应于用户请求的多个命令，从而在存储器系统110内执行对应于多个命令的操作。

控制器130可以响应于来自主机102的请求或命令而控制存储器装置150。例如，控制器130可以执行读取操作以向主机102提供从存储器装置150读取的数据并且可以执行写入操作(或编程操作)以将从主机102输入的数据存储在存储器装置150中。为了执行数据输入/输出(I/O)操作，控制器130可以控制和管理读取数据、编程数据、擦除数据等的内部操作。

根据实施方式，控制器130可以包括主机接口(I/F)132、处理器134、纠错电路(ECC)138、电源管理单元(PMU)140、存储器接口(I/F)142和存储器144。如图2所示的控制器130中的组件可以根据关于存储器系统110的结构、功能、操作性能等而变化。

例如，存储器系统110可以根据主机接口的协议用各种类型的储存装置(与主机102电联接)中的任一种来实现。合适的储存装置的非限制性示例包括固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)、微型MMC、安全数字(SD)卡、迷你-SD、微型-SD、通用串行总线(USB)储存装置、通用闪存(UFS)装置、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒等。根据存储器系统110的实现，可以向控制器130添加组件或从控制器130省略组件。

主机102和存储器系统110中的每一个可以包括用于根据一个或更多个预定协议发送和接收信号、数据等的控制器或接口。例如，存储器系统110中的主机接口132可以包括能够向主机102发送信号、数据等或从主机102接收信号、数据等的设备。

主机接口132可以接收从主机102输入的信号、命令(或请求)和/或数据。例如，主机102和存储器系统110可以使用预定协议在它们之间发送和接收数据。主机102和存储器系统110所支持的用于发送和接收数据的通信标准或接口的示例包括通用串行总线(USB)、多媒体卡(MMC)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)、集成驱动电子设备(IDE)、快速外围组件互连(PCIe或PCI-e)、串行附接SCSI(SAS)、串行高级技术附件(SATA)、移动行业处理器接口(MIPI)等。根据实施方式，主机接口132是用于与主机102交换数据的一种层，并且由称为主机接口层(HIL)的固件实现或驱动。

集成驱动电子设备(IDE)或高级技术附件(ATA)可以用作用于发送和接收数据的接口之一，并且例如可以使用包括并联连接的40根布线的线缆来支持主机102与存储器系统110之间的数据发送和接收。当多个存储器系统110连接到单个主机102时，可以使用多个存储器系统110所连接到的位置或拨码开关(dip switch)，将多个存储器系统110分为主和从。被设置为主的存储器系统110可以用作主存储器装置。IDE(ATA)可以包括例如快速-ATA、ATAPI或增强型IDE(EIDE)。

串行高级技术附件(SATA)接口是与集成驱动电子设备(IDE)装置使用的并行数据通信接口的各种ATA标准兼容的一种串行数据通信接口。IDE接口中的40根布线可以在SATA接口中减少到6根布线。例如，IDE的40个并行信号可以转换成SATA接口的6个串行信号。因为在用于数据发送和接收的主机102中其数据发送和接收速率更快并且其资源消耗更少，所以SATA接口已被广泛使用。SATA接口可以将多达30个外部装置连接至主机102中包括的单个收发器。另外，SATA接口可以支持热插拔，该热插拔即使在主机102和另一装置之间的数据通信正在执行的同时也允许外部装置附接至主机102或从主机102分离。因此，即使在主机102通电时，存储器系统110也可以作为附加装置(如通用串行总线(USB)支持的装置)而连接或断开。例如，在具有eSATA端口的主机102中，存储器系统110可以像外部硬盘一样自由地附接至主机102或从主机102分离。

小型计算机系统接口(SCSI)是用于将计算机或服务器与其它外围装置连接的一种串行数据通信接口。与诸如IDE和SATA之类的其它接口相比，SCSI可以提供高的传输速度。在SCSI中，主机102和至少一个外围装置(例如，存储器系统110)串联连接，但是主机102和每个外围装置之间的数据发送和接收可以通过并行数据通信来执行。在SCSI中，容易将诸如存储器系统110之类的装置连接至主机102或从主机102断开。SCSI可以支持15个其它装置到主机102中所包括的单个收发器的连接。

串行附接SCSI(SAS)可以理解为SCSI的串行数据通信版本。在SAS中，主机102和多个外围装置串联连接，并且主机102和每个外围装置之间的数据发送和接收可以按串行数据通信方案来执行。另外，SAS可以通过串行线缆而不是并行线缆来支持主机102和外围装置之间的连接，以容易地管理使用SAS的装备，并且增强或提高操作可靠性和通信性能。另外，SAS可以支持八个外部装置到主机102中所包括的单个收发器的连接。

快速非易失性存储器(NVMe)是至少基于快速外围组件互连(PCIe)的一种接口，PCIe被设计为增加配备有非易失性存储器系统110的主机102、服务器、计算装置等的性能和设计灵活性。PCIe可以使用插槽或特定线缆来连接计算装置(例如，主机102)和外围装置(例如，存储器系统110)。例如，PCIe可以使用多个引脚(例如，18个引脚、32个引脚、49个引脚或82个引脚)和至少一条线(例如，x1、x4、x8或x16)来实现每秒数百MB(例如，250MB/s、500MB/s、984.6250MB/s或1969MB/s)以上的高速数据通信。根据实施方式，PCIe方案可以实现每秒数十至数百千兆位的带宽。NVMe可以支持非易失性存储器系统110(诸如SSD)的比硬盘更快的操作速度。

根据实施方式，主机102和存储器系统110可以通过通用串行总线(USB)连接。通用串行总线(USB)是一种可扩展、可热插拔的即插即用串行接口，它可以在主机102和外围装置(例如，键盘、鼠标、操纵杆、打印机、扫描仪、储存装置、调制解调器、摄像机等)之间提供成本效益的标准连接。诸如存储器系统110之类的多个外围装置可以联接至主机102中包括的单个收发器。

纠错电路138可以纠正从存储器装置150读取的数据的错误位，并且可以包括纠错码(ECC)编码器和ECC解码器。ECC编码器可以对要编程在存储器装置150中的数据执行纠错编码，以便生成添加了奇偶校验位的编码数据。编码数据可以被存储在存储器装置150中。当控制器130读取了存储器装置150中存储的数据时，ECC解码器可以检测并纠正从存储器装置150读取的数据中包含的错误位。例如，在对从存储器装置150读取的数据执行纠错解码之后，纠错电路138确定纠错解码是否已经成功，并且基于纠错解码的结果输出指示信号，例如，纠正成功信号或纠正失败信号。纠错电路138可以使用在针对存储器装置150中存储的数据的ECC编码过程期间生成的奇偶校验位，以便纠正读取数据的错误位。当错误位的数量大于或等于可纠正的错误位的数量时，纠错电路138可以不纠正错误位而是替代地可以输出指示错误位纠正失败的纠正失败信号。

根据实施方式，纠错电路138可以基于编码调制来执行纠错操作。示例包括低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem：BCH)码、turbo码、里德-所罗门(Reed-Solomon：RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、块编码调制(BCM)等。纠错电路138可以包括用于基于上述码中的至少一种来执行纠错操作的所有电路、模块、系统和/或装置。在实施方式中，纠错电路138可以包括图2所示的控制器130中的组件中的至少一些组件。

ECC解码器可以对从存储器装置150发送的数据执行硬判决解码或软判决解码。硬判决解码可以被理解为针对纠错而广泛分类的两种方法之一。硬判决解码可以包括例如通过从存储器装置150中的非易失性存储器单元读取数字数据“0”或“1”来纠正错误位的操作。因为硬判决解码处置二进制逻辑信号，所以与软判决解码相比，电路/算法设计或配置可以更简单并且处理速度可以更快。

软判决解码可以通过两个或更多个量化值(例如，多位数据、近似值、模拟值等)来对存储器装置150中的非易失性存储器单元的阈值电压进行量化，以便基于两个或更多个量化值来纠正错误位。控制器130可以从存储器装置150中的多个非易失性存储器单元接收两个或更多个字母或量化值，然后基于通过将量化值表征为诸如条件概率或似然率之类的信息的组合而生成的信息来执行解码。

根据实施方式，ECC解码器可以使用针对软判决解码而设计的方法当中的低密度奇偶校验和生成器矩阵(LDPC-GM)码。低密度奇偶校验(LDPC)码使用可以根据可靠性按照若干位来从存储器装置150读取数据值而不是像硬判决解码那样简单地读取1或0的数据的算法，并且通过消息交换迭代地重复该算法，以提高值的可靠性。然后，这些值最终被确定为1或0的数据。例如，使用LDPC码的解码算法可以理解为概率解码。在硬判决解码中，从非易失性存储器单元输出的值被解码为0或1。

与硬判决解码相比，软判决解码可以基于随机信息确定非易失性存储器单元中存储的值。关于可以被认为是在存储器装置150中可发生的错误的位翻转，软判决解码可以提供纠正错误和恢复数据的改进概率并且提供纠正的数据的可靠性和稳定性。LDPC-GM码可以具有其中内部低密度生成器矩阵(LDGM)码可以与高速LDPC码串联级联的方案。

根据实施方式，ECC解码器可以使用例如低密度奇偶校验卷积码(LDPC-CC)用于软判决解码。LDPC-CC可以对应于使用基于可变块长度和移位寄存器的线性时间编码和流水线解码的方案。

根据实施方式，ECC解码器可以使用例如对数似然比Turbo码(LLR-TC)用于软判决解码。对数似然比(LLR)可以被计算为针对采样值与理想值之间的距离的非线性函数。另外，Turbo码(TC)可以包括二维或三维的简单码(例如，汉明码)，并且在行方向和列方向上重复解码以提高值的可靠性。

电源管理单元(PMU)140可以控制提供给控制器130的电力。PMU 140可以监测供应给存储器系统110的电力，例如，供应给控制器130的电压，并且向控制器130中包括的组件提供电力。PMU 140不仅可以检测通电或断电，而且可以生成触发信号以使存储器系统110能够在供应给存储器系统110的电力不稳定时紧急备份当前状态。根据实施方式，PMU 140可以包括能够累积可以在紧急情况下使用的电力的装置或组件。

存储器接口142可以用作用于处置在控制器130和存储器装置150之间传送的命令和数据的接口，以便允许控制器130响应于从主机102输入的命令或请求而控制存储器装置150。当存储器装置150是闪存时，存储器接口142可以生成用于存储器装置150的控制信号并且可以在处理器134的控制下处理输入到存储器装置150或从存储器装置150输出的数据。

例如，当存储器装置150包括NAND闪存时，存储器接口142包括NAND闪存控制器(NFC)。存储器接口142可以提供用于处置控制器130和存储器装置150之间的命令和数据的接口。根据实施方式，存储器接口142可以通过称为闪存接口层(FIL)的固件来实现或者由其驱动，以用于与存储器装置150交换数据。

根据实施方式，存储器接口142可以支持开放NAND闪存接口(ONFi)、切换模式(toggle mode)等，以用于与存储器装置150的数据输入/输出。例如，ONFi可以使用包括能够支持以8位或16位数据为单位的双向发送和接收的至少一条信号线的数据路径，例如，通道、通路等。控制器130与存储器装置150之间的数据通信可以通过关于异步单倍数据速率(SDR)、同步双倍数据速率(DDR)、切换双倍数据速率(DDR)等的至少一个接口来实现。

存储器144可以在临时存储在存储器系统110和控制器130中执行的操作的事务数据的同时，用作存储器系统110或控制器130的工作存储器。例如，存储器144可以在响应于来自主机102的读取请求而从存储器装置150输出的读取数据被输出到主机102之前临时存储所述读取数据。

另外，控制器130可以在将从主机102输入的写入数据编程到存储器装置150中之前将写入数据临时存储在存储器144中。当控制器130控制存储器装置150的诸如数据读取操作、数据写入或编程操作、数据擦除操作等的操作时，在存储器系统110的控制器130与存储器装置150之间传输的数据可以临时存储在存储器144中。

除了读取数据或写入数据之外，存储器144还可以存储用于在主机102和存储器装置150之间输入或输出数据的信息，例如，映射数据、读取请求、编程请求等。根据实施方式，存储器144可以包括命令队列、编程存储器、数据存储器、写入缓冲器/高速缓存、读取缓冲器/高速缓存、数据缓冲器/高速缓存、映射缓冲器/高速缓存等中的一个或更多个。控制器130可以在存储器144中为被建立以施行数据输入/输出操作的组件分配一些存储空间。例如，在存储器144中建立的写入缓冲器可以用于临时存储经历编程操作的目标数据。

在实施方式中，可以用易失性存储器来实现存储器144。例如，可以用静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或两者来实现存储器144。尽管图2例示了存储器144设置在控制器130内，但是实施方式不限于此。存储器144可以位于控制器130的内部或外部。例如，存储器144可以由具有在存储器144和控制器130之间传送数据和/或信号的存储器接口的外部易失性存储器来实施。

处理器134可以控制存储器系统110的整体操作。例如，处理器134可以响应于从主机102进入的写入请求或读取请求而控制存储器装置150的编程操作或读取操作。根据实施方式，处理器134可以执行固件以控制存储器系统110中的编程操作或读取操作。固件可以是例如闪存转换层(FTL)。根据实施方式，处理器134可以用微处理器、中央处理单元(CPU)或另一处理装置来实现。

根据实施方式，存储器系统110可以用至少一个多核处理器来实现。多核处理器是其中集成了被认为是区分的处理区域的两个或更多个核的一种电路或芯片。例如，当多核处理器中的多个核独立地驱动或执行多个闪存转换层(FTL)时，可以提高存储器系统110的数据输入/输出速度(或性能)。根据实施方式，存储器系统110中的数据输入/输出(I/O)操作可以通过多核处理器中的不同核独立地执行。

控制器130中的处理器134可以执行与从主机102输入的请求或命令相对应的操作。此外，存储器系统110可以独立于从主机102输入的命令或请求而执行操作。在一种情况下，由控制器130响应于从主机102输入的请求或命令而执行的操作可以被认为是前台操作，而由控制器130独立于从主机102输入的请求或命令而执行的操作可以被认为是后台操作。控制器130可以执行前台或后台操作，以用于读取、写入或擦除存储器装置150中的数据。另外，与作为从主机102发送的设置命令的设置参数命令或设置特征命令对应的参数设置操作可以被认为是前台操作。可以在没有从主机102发送的命令的情况下执行的后台操作的示例是控制器130可以执行垃圾收集(GC)、损耗均衡(WL)、用于识别和处理坏块的坏块管理等。

根据实施方式，作为前台操作和后台操作两者，可以执行基本相似的操作。例如，当存储器系统110响应于从主机102输入的请求或命令而执行垃圾收集(例如，手动GC)时，垃圾收集可以被认为是前台操作。当存储器系统110独立于主机102而执行垃圾收集(例如，自动GC)时，垃圾收集可以被认为是后台操作。

当存储器装置150包括各自包含多个非易失性存储器单元的多个晶片(或多个芯片)时，控制器130可以执行关于从主机102输入的多个请求或命令的并行处理，以便提高存储器系统110的性能。例如，发送的请求或命令可以被分成包括存储器装置150中所包括的多个平面、多个晶片或多个芯片中的至少一些的多个组，并且在每个平面、每个晶片或每个芯片中单独或并行地处理多个组的请求或命令。

控制器130中的存储器接口142可以通过至少一个通道和至少一个通路连接至存储器装置150中的多个晶片或芯片。当控制器130响应于与包括非易失性存储器单元的多个页相关联的请求或命令而通过每个通道或每个通路将数据分发并存储在多个晶片中时，可以在多个晶片或平面中同时或并行地执行与请求或命令相对应的多个操作。这种处理方法或方案可以被认为是交织方法。因为通过以交织方法进行操作来提高存储器系统110的数据输入/输出速度，所以能够提高存储器系统110的数据I/O性能。

通过示例的方式而非限制，控制器130可以识别与存储器装置150中所包括的多个晶片相关联的多个通道(或通路)的状态。控制器130可以将每个通道或每个通路的状态确定为忙碌状态、就绪状态、活动状态、空闲状态、正常状态和异常状态之一。由控制器130进行的关于通过哪个通道或通路递送指令和/或数据的确定可以与物理块地址相关联。控制器130可以参考从存储器装置150递送的描述符。描述符可以包括描述关于存储器装置150的某些事情的参数的块或页。描述符可以具有预定格式或结构。例如，描述符可以包括装置描述符、配置描述符、单元描述符等。控制器130可以参考或使用描述符来确定使用哪个通道或通路来交换指令或数据。

如上所述，存储器系统110中的存储器装置150可以包括一个或更多个存储块152、154、156。存储块152、154、156中的每一个包括多个非易失性存储器单元。根据实施方式，存储块152、154、156可以是一起被擦除的一组非易失性存储器单元。存储块152、154、156可以包括多个页，所述页是一起被读取或编程的一组非易失性存储器单元。

在一个实施方式中，存储块152、154、156中的每一个可以具有高集成度的三维层叠结构。此外，存储器装置150可以包括多个晶片，每个晶片包括多个平面，每个平面包括存储块152、154、156。存储器装置150的构造可以依据存储器系统110的性能而改变。

在图2中，存储器装置150包括存储块152、154和156，基于在一个存储器单元中可以存储的位数，存储块152、154和156可以是单级单元(SLC)存储块、多级单元(MLC)存储块等的任意存储块。SLC存储块包括由每个存储器单元存储一位数据的存储器单元实现的多个页。SLC存储块可以具有比MLC存储块更高的数据I/O操作性能和更高的耐用性。MLC存储块包括由每个存储器单元存储多位数据(例如，两位或更多位的数据)的存储器单元实现的多个页。与SLC存储块相比，MLC存储块可以针对相同的空间而具有更大的储存容量。从储存容量的角度来看，MLC存储块可以是高度集成的。

在实施方式中，存储器装置150可以用诸如双级单元(DLC)存储块、三级单元(TLC)存储块、四级单元(QLC)存储块以及它们的组合之类的MLC存储块来实现。DLC存储块可以包括由每个存储器单元能够存储2位数据的存储器单元实现的多个页。TLC存储块可以包括由每个存储器单元能够存储3位数据的存储器单元实现的多个页。QLC存储块可以包括由每个存储器单元能够存储4位数据的存储器单元实现的多个页。在另一实施方式中，存储器装置150可以用包括由每个存储器单元能够存储五位或更多位的数据的存储器单元实现的多个页在内的块来实现。

根据实施方式，控制器130可以使用存储器装置150中所包括的MLC存储块作为在一个存储器单元中存储一位数据的SLC存储块。多级单元(MLC)存储块的数据输入/输出速度可以比SLC存储块的数据输入/输出速度慢。例如，当MLC存储块用作SLC存储块时，能够减少读取操作或编程操作的裕量。例如，当MLC存储块用作SLC存储块时，控制器130可以以更高的速度执行数据输入/输出操作。因此，控制器130可以使用MLC存储块作为SLC缓冲器来临时存储数据，这是因为缓冲器可以需要高的数据输入/输出速度以提高存储器系统110的性能。

根据实施方式，控制器130可以在不对存储器装置150中所包括的特定MLC存储块执行擦除操作的情况下，在MLC中多次编程数据。通常，非易失性存储器单元不支持数据覆写。然而，控制器130可以利用MLC能够存储多位数据的特征来在MLC中多次编程1位数据。对于MLC覆写操作，当在MLC中编程1位数据时，控制器130可以将编程次数存储为单独的操作信息。根据实施方式，可以在各自已经存储了1位数据的相同MLC中编程另一个1位数据之前执行用于均匀地拉平MLC的阈值电压的操作。

在实施方式中，存储器装置150被实施为诸如闪存(例如，NAND闪存、NOR闪存等)之类的非易失性存储器。在另一实施方式中，可以通过相变随机存取存储器(PCRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)和自旋转移力矩磁随机存取存储器(STT-MRAM)等中的至少一个来实现存储器装置150。

参照图3A，数据可以被编程在处于擦除状态的非易失性存储器单元中。当向联接至非易失性存储器单元的字线供应编程脉冲时，非易失性存储器单元的阈值电压分布可以从擦除状态向右(例如，阈值电压增加的方向)移位。如果编程脉冲被连续地供应给非易失性存储器单元，则非易失性存储器单元的阈值电压分布可以连续地向右移位。可以供应编程脉冲，直到在阈值电压分布中多个非易失性存储器单元中的大多数具有高于目标电压V_TARG的阈值电压。

在图3B中，当编程操作开始时(操作212)，存储器装置150可以向要被编程数据的多个非易失性存储器单元施加编程脉冲(操作214)。在施加编程脉冲之后，存储器装置150可以验证多个非易失性存储器单元中的大多数是否具有高于目标电压V_TARG的阈值电压V_TH(操作216)。当根据验证结果FAIL(失败)确定多个非易失性存储器单元中的大多数不具有高于目标电压V_TARG的阈值电压V_TH时，存储器装置150向对应的非易失性存储器单元施加另一编程脉冲(操作214)。当根据另一验证结果PASS(通过)确定多个非易失性存储器单元中的大多数具有高于目标电压V_TARG的阈值电压V_TH时，存储器装置150可以结束编程操作(操作218)。

为了缩窄多个非易失性存储器单元的阈值电压分布，有利的是当施加单个编程脉冲时，将多个非易失性存储器单元的阈值电压分布略微向右移位例如第一量，而不是将它们大大地向右移位例如比第一量大的第二量。另一方面，当多个非易失性存储器单元的阈值电压分布略微向右移位时，施加编程脉冲的次数可以增加。

根据实施方式，作为编程脉冲施加的次数，其可以是在非易失性存储器单元中可存储的数据位数的三倍或更多倍。例如，当在非易失性存储器单元中可以存储2位数据时，非易失性存储器单元可以具有与2位数据相对应的四个编程状态，例如，“00”、“01”、“10”和“11”。为了形成更紧密的阈值电压分布，例如，更窄的分布，多个非易失性存储器单元的阈值电压分布响应于单个编程脉冲而向右移位的程度可以小于两个相邻编程状态之间的差。例如，当施加两个或更多个编程脉冲时，可以设计为按照两个相邻编程状态之间的差进行移动。在这种情况下，施加编程脉冲的次数可以是8次或更多次，这是数据位数的4倍以上。

根据实施方式，当施加单个编程脉冲时多个非易失性存储器单元的阈值电压分布移动的程度可以理解为目标电平。针对图6的实施方式更详细地描述目标电平的示例。

图4例示了根据本公开的实施方式的用于在非易失性存储器单元中存储多位数据的方法。图4的方法可以包括在包括各自能够存储3位数据的非易失性存储器单元的存储器装置150中执行的编程操作。

存储在非易失性存储器单元中的数据可以基于对应的存储器单元的阈值电压V_TH的水平来区分。存储器单元的阈值电压V_TH可以依据注入到对应的存储器单元的浮栅中的电子或电荷的数量而变化。单级单元SLC可以分为两个范围的阈值电压V_TH，以存储“0”或“1”的1位数据。另一方面，存储器装置150中的三级单元TLC可以具有八个阈值电压范围。

参照图4，为了减少在增量步进脉冲编程(ISPP)操作中的编程脉冲的施加次数，可以不同地控制响应于三级单元TLC中存储的数据位而施加至三级单元TLC的编程脉冲的施加。三级单元TLC中存储的数据可以分为LSB数据、CSB数据和MSB数据。在对LSB数据进行编程的过程中，施加编程脉冲的次数可以是最小的，并且在对CSB数据进行编程的过程中施加编程脉冲的次数可以大于对LSB数据进行编程时施加编程脉冲的次数。在对MSB数据进行编程的过程中，施加编程脉冲的次数可以是最大的。

在包括三级单元(TLC)的存储器装置中，每个物理页可以划分为三个逻辑页，即，LSB页、CSB页和MSB页。施加到每个页的编程脉冲可以不同。例如，在对LSB数据、CSB数据和MSB数据进行编程的过程中可以引发不同的正阈值电压(V_TH)分布的移位。在实施方式中，多个非易失性存储器单元的阈值电压V_TH可以在对LSB页进行编程的过程中移动最多，并且多个非易失性存储器单元的阈值电压V_TH可以在对MSB页进行编程的过程中移动最少。根据实施方式，当在对LSB页进行编程的过程中施加编程脉冲的次数最少时，延迟时间可以最短并且功耗也可以最小。另一方面，在对MSB页进行编程的过程中，施加编程脉冲的次数可以增加，使得延迟时间和功耗会增加。

图5例示了根据本公开的实施方式的用于在非易失性存储器单元中存储多位数据的另一方法。在图5中，作为示例将描述由包括能够存储3位数据的非易失性存储器单元的存储器装置150执行的编程操作。

参照图5，存储器装置150可以不将在非易失性存储器单元中存储3位数据的操作依次划分为LSB编程操作、CSB编程操作和MSB编程操作。为了在不分离的情况下将3位数据存储在非易失性存储器单元中，对应于八个编程状态的LSB、CSB和MSB的码值可以与图4中所示的不同。对应于8个编程状态的3位数据可以被确定为格雷码(gray code)，并且可以不同地设置LSB、CSB、MSB的码值。这里，格雷码是当数据改变时为了改变相邻数据之间的仅一位(1位)的值而制成的码。例如，可以理解为处于擦除状态的数据为“111”，而处于最低编程状态的数据为“011”。与最低编程状态的数据“011”相邻的第二低的编程状态的数据可以为“001”。

参照图4和图5，LSB、CSB和MSB的码值可以根据如何在非易失性存储器单元中存储多位数据而不同。例如，对应于图4所示的8个编程状态的MSB的码值可以为“10101010”，而图5所示的8个编程状态的MSB的码值可以为“11100001”。根据实施方式，图4和图5中描述的LSB和MSB的码值可以是根据实施方式而不同。

图6例示了根据本公开的实施方式的ISPP操作的编程电压施加操作和验证操作。

参照图6，在ISPP操作期间执行编程电压施加操作Pgm之后，存储器装置150执行与编程电压施加操作Pgm相对应的验证操作Ver。每个编程电压施加操作Pgm可以使非易失性存储器单元的阈值电压V_TH增加(即，沿x轴的右方向移位)。例如，每个编程电压施加操作Pgm将非易失性存储器单元的阈值电压V_TH增加第一电位差ΔV。

在执行编程电压施加操作Pgm之后，可以在验证操作中将非易失性存储器单元的阈值电压V_TH与验证电压进行比较。当非易失性存储器单元的阈值电压V_TH低于验证电压时，可以再次执行下一个编程电压施加操作Pgm，以将更多电子添加到非易失性存储器单元的浮栅中。此后，响应于对应的编程电压施加操作Pgm而执行验证操作Ver。可以执行重复的编程电压施加操作Pgm直到非易失性存储器单元的阈值电压V_TH达到目标电压(例如，验证电压)。

根据实施方式，编程电压施加操作Pgm和验证操作Ver的重复次数可以依据待机时间或延迟时间、功耗、准确度等而变化。当通过编程电压施加操作Pgm精细地增加非易失性存储器单元的阈值电压V_TH时，能够增加编程电压施加操作的准确度。然而，随着可以执行的编程电压施加操作的次数更多，延迟时间可以更长并且功耗可以更大。另一方面，当非易失性存储器单元的阈值电压V_TH通过每个编程电压施加操作Pgm大大地增加时，编程电压施加操作Pgm的功耗可以增加，但编程电压施加操作Pgm的操作时间可以变短。编程电压施加操作Pgm和验证操作Ver的操作时间Δt可以根据每个编程电压施加操作Pgm的目标(例如，阈值电压V_TH的改变)而变化。

参照图4和图5，在包括三级非易失性存储器单元TLC的存储器装置中，可以基于在存储器单元的最低有效位LSB、中心有效位CSB和最高有效位MSB中编程数据的目的和过程而不同地执行编程电压施加操作Pgm和验证操作Ver。在图4中，作为示例已经描述了包括三级非易失性存储器单元TLC的存储器装置，但是上述编程操作也可以应用于包括用于存储4位数据的四级非易失性存储器单元(QLC)、或者能够存储5位或更多位数据的非易失性存储器单元的存储器装置。

根据实施方式，针对ISPP操作期间的每个编程循环，在编程电压施加操作Pgm中施加到非易失性存储器单元的编程脉冲的电压电平可以按照预设电压ΔV逐渐增加。然而，在与编程电压施加操作Pgm相对应的验证操作Ver中施加到非易失性存储器单元的验证脉冲的电压电平可以基本相同，例如，不改变。在针对每个编程循环的验证操作Ver中，基本相同的验证脉冲被施加到非易失性存储器单元，但是用于施加验证脉冲的时间Δt可以改变。当通过反映根据存储器装置150的操作特性而生成的噪声来执行验证操作时，存储器装置150可以改变或调整验证脉冲的电压电平。

图7例示了根据本公开的实施方式的对应于多个编程脉冲的目标电平。图7示出了存储2位数据的非易失性存储器单元的编程状态和根据编程脉冲和目标电平。

参照图7，非易失性存储器单元可以具有擦除状态P0和三个编程状态P1至P3。例如，存储器装置150可以将第二基准电压REF2施加到非易失性存储器单元以将擦除状态P0和第一编程状态P1与第二编程状态P2和第三编程状态P3区分开。在存储器装置150中，第一基准电压REF1可以用于区分擦除状态P0和第一编程状态P1。存储器装置150可以使用第三基准电压REF3来将第二编程状态P2和第三编程状态P3彼此区分。例如，擦除状态P0可以表示2位数据“11”，第一编程状态P1可以表示2位数据“10”，第二编程状态P2可以表示2位数据“00”，并且第三编程状态P3可以表示2位数据“01”。根据实施方式，在非易失性存储器单元中可存储的数据位数可以变化。此外，用于区分多位数据的基准电压或基准电压电平的数量可以变化。

在将非易失性存储器单元从擦除状态P0编程到第一编程状态P1至第三编程状态P3中的一个编程状态的过程中，可以施加多个编程脉冲。当向特定存储器单元施加编程脉冲时，可以逐渐增加对应存储器单元的阈值电压。例如，为了将特定非易失性存储器单元的阈值电压从第二编程状态P2增加到第三编程状态P3，可以分阶段施加多个编程脉冲。例如，在图7中，通过施加8个编程脉冲或施加8次编程脉冲，非易失性存储器单元的阈值电压分布可以从第二编程状态P2逐渐增加到第三编程状态P3。为增加阈值电压的预设电平而施加到特定存储器单元的编程脉冲的数量越大，阈值电压分布的宽度越窄。

如果非易失性存储器单元的阈值电压分布可以通过编程电压施加操作的施加编程脉冲略微向右移位，则可以响应于编程电压施加操作而执行验证操作。例如，在施加第N编程脉冲之后，存储器装置150可以对与第N编程脉冲相对应的N目标电平执行验证操作。根据实施方式，在施加第N编程脉冲之后，对多个目标电平(例如，分别对应于第N编程脉冲、第(N-1)编程脉冲、以及第(N-2)编程脉冲的N目标电平、N-1目标电平、N-2目标电平)执行验证操作。如果在施加单个编程脉冲之后针对若干个目标电平执行验证操作，则存储器装置150可以更准确地确定多个非易失性存储器单元的阈值电压分布。基于验证，存储器装置150可以缩窄阈值电压分布的宽度，每个阈值电压分布对应于第一编程状态P1至第三编程状态P3中的一个。此外，存储器装置150可以更准确地确定损耗程度或操作结果。

当在存储器组330中包括的多个非易失性存储器单元中存储数据的同时施加多个编程脉冲时，参照图1描述的控制电路180可以包括关于响应于每个编程脉冲而验证的目标电平的信息。另外，根据响应于每个编程脉冲而执行的验证操作的结果，控制电路180可以包括关于向多个非易失性存储器单元施加的下一个编程脉冲具有哪种电平或持续多长时间的信息。根据实施方式，这种信息可以以查找表的形式存储。

图8例示了根据本公开的实施方式的存储器装置150中的编程操作。在图8中，存储器装置150的非易失性存储器单元可以存储单个位(1位)数据，并且可以控制存储器装置150使得非易失性存储器单元的阈值电压变为擦除状态E或编程状态P之一。当如参照图6所描述的执行增量步进脉冲编程(ISPP)操作时，非易失性存储器单元的阈值电压可以从擦除状态E改变为编程状态P。另外，要注意的是，在图6中，可以在施加编程脉冲之后执行验证操作。

参照图8，验证操作可以使用两个验证电压Vvfyp、Vvfym。例如，支持双重验证编程(DPGM)操作的数据编程操作可以在验证操作期间用两个不同电平的验证电压来执行验证操作。通过使用两个不同验证电压电平的验证操作，可以调整非易失性存储器单元响应于下一个编程脉冲而被编程的程度。例如，存储器装置150可以确定由后续编程脉冲可能引起的阈值电压的改变量。

根据实施方式，验证电压可以包括预验证电压Vvfyp和主验证电压Vvfym。主验证电压Vvfym可以是与数据编程操作的目标状态相对应的验证电压。预验证电压Vvfyp可以具有低于主验证电压Vvfym的电平。在验证操作中，预验证电压Vvfyp可以用于检查对非易失性存储器单元执行数据编程操作的程度。当通过使用主验证电压Vvfym的验证操作检查出非易失性存储器单元的阈值电压被改变为具有编程状态P时，不需要通过后续的编程脉冲对该非易失性存储器单元进一步编程。另外，当非易失性存储器单元的阈值电压低于预验证电压Vvfyp时，可以通过后续的编程脉冲对该非易失性存储器单元进行编程。

如果非易失性存储器单元的阈值电压在预验证电压Vvfyp和主验证电压Vvfym之间的范围内，则非易失性存储器单元在通过后续编程脉冲被正常编程时能够被编程过多，例如，非易失性存储器单元的阈值电压可能向右移位过多，在这种情况下，可能出现过编程。因此，存储器装置150可以减小阈值电压的改变量。在这种情况下，存储器装置150可以在后续编程脉冲被施加的同时控制或调整非易失性存储器单元被编程的程度，例如，阈值电压的改变量。因此，存储器装置150可以在执行编程操作的同时控制位线的电位。参照图8中的箭头的长度，由第一模式(PGM)引起的阈值电压的改变量不同于由第二模式(DPGM)引起的阈值电压的改变量。

另外，在图8中，当通过编程脉冲对多个非易失性存储器单元进行编程，然后使用预验证电压Vvfyp和主验证电压Vvfym执行验证操作时，多个非易失性存储器单元可能处于三个不同状态MC1、MC2、MC3。对于具有低于预验证电压Vvfyp的第一状态MC1的非易失性存储器单元，存储器装置150可以施加下一个编程脉冲以使对应的存储器单元的阈值电压改变与对应编程脉冲相对应的量或移位。这种通用编程模式(PGM模式)可以被称为第一编程模式。

另一方面，如果非易失性存储器单元具有高于主验证电压Vvfym的第三状态MC3，则因为非易失性存储器单元的阈值电压已经达到编程状态P，所以存储器装置150可以避免或禁止通过后续编程脉冲对相应存储器单元进一步编程。在一个实施方式中，禁止非易失性存储器单元被附加编程可以被称为编程禁止模式。

当非易失性存储器单元处于第二状态MC2时，非易失性存储器单元的阈值电压在以第一编程模式(PGM模式)对相应非易失性存储器单元进行编程时可能移位过多。因此，当施加后续编程脉冲时，第二编程模式(DPGM模式)中引起的阈值电压的改变量可以小于在第一编程模式(PGM模式)中引起的改变量。

可以基于施加编程脉冲的时间、施加编程脉冲的次数和/或编程脉冲之间的电位差，来确定非易失性存储器单元被编程的程度，例如，阈值电压的改变量。尽管在一些实施方式中向连接至单条字线的多个非易失性存储器单元施加的编程脉冲可以相同，但是存储器装置150可以改变或调整每个非易失性存储器单元的阈值电压改变量。为了将多个非易失性存储器单元的阈值电压增加不同的量，存储器装置150可以改变或调整连接至多个非易失性存储器单元的位线的电位。

例如，在向字线施加编程脉冲的时段期间，可以向与阈值电压处于第一状态MC1的第一存储器单元连接的位线施加基准(例如，接地)电压，但是与具有处于第二状态MC2的阈值电压的第二存储器单元连接的另一位线的电位能够高于基准(例如，接地)电压。因为连接至非易失性存储器单元的字线和位线之间的电位差较小，所以由编程脉冲引起的阈值电压的改变量可以较小。

当字线与位线之间的电位差低于预设电平时，非易失性存储器单元将不被编程。因为具有第二状态MC2的第二存储器单元的电位差小于具有第一状态MC1的第一存储器单元的电位差，所以第二存储器单元通过后续编程脉冲被编程的程度可以小于第一存储器单元通过后续编程脉冲被编程的程度。

此外，即使当向具有第三状态MC3的第三存储器单元施加后续编程脉冲时，编程禁止电压也可以被施加到联接至第三存储器单元的位线。因为施加至具有第三状态MC3的第三存储器单元的编程脉冲与编程禁止电压之间的电位差低于预设电平，所以具有第三状态MC3的第三存储器单元可以不通过后续编程脉冲进一步编程。

可以根据与对非易失性存储器单元执行的编程操作相对应的验证结果来确定编程模式。编程模式可以包括第一编程模式(PGM模式)、第二编程模式(DPGM模式)和第三编程模式(PGM禁止模式)。例如，验证通过可以指示非易失性存储器单元响应于验证电压而被读取为截止单元(off cell)。验证失败可以指示非易失性存储器单元响应于验证电压而被读取为导通单元(on cell)。例如，如果非易失性存储器单元的阈值电压低于位于左侧的验证电压，则非易失性存储器单元可以被读取为导通单元。但是，如果阈值电压等于或高于位于右侧的验证电压，则非易失性存储器单元可以被读取为截止单元。

参照图8，编程模式为第一编程模式(PGM模式)的非易失性存储器单元可以通过预验证电压Vvfyp和主验证电压Vvfym二者被读取为导通单元。编程模式为第二编程模式(DPGM模式)的另一非易失性存储器单元可以通过预验证电压Vvfyp被读取为截止单元并且可以通过主验证电压Vvfym被读取为导通单元。编程模式为第三编程模式(PGM禁止模式)的另一非易失性存储器单元可以通过预验证电压Vvfyp和主验证电压Vvfym二者被读取为截止单元。此外，因为预验证电压Vvfyp的电平小于主验证电压Vvfym的电平，所以不可能出现非易失性存储器单元通过预验证电压Vvfyp被读取为导通单元而通过主验证电压Vvfym被读取为截止单元的情况。

图9例示了根据本公开的实施方式的可以根据串和位线的放电而改变的编程操作。例如，图9例示了在数据编程操作期间施加编程脉冲之前或同时串340的沟道通过第一晶体管的放电，该第一晶体管通过经由漏极选择线DSL施加的第一控制电压而操作。

参照图9，当向被选字线Sel_WL施加编程脉冲时，可以向未选字线Unsel_WL施加通过电压。在施加编程脉冲之前，可以单独向漏极选择线DSL和串选择线SSL施加第一控制电压和第二控制电压。此后，当页缓冲器控制信号PBSENSE被激活时，可以不同地保持每条位线BL的电位。

如参照图8所描述的，页缓冲器控制信号PBSENSE可以响应于三种编程模式之一而被激活。例如，当关于非易失性存储器单元的编程模式是第一编程模式(PGM模式、通用PGM模式、MPGM)时，连接非易失性存储器单元的位线保持在基准(例如，接地)电压。当编程模式为第三模式(PGM禁止模式)时，位线的电位可以增加编程禁止电压。当非易失性存储器单元的编程模式为第二模式(DPGM)时，位线的电位可以随着时间差而增加。为了降低在非易失性存储器单元中编程数据的程度，在施加编程脉冲的同时改变位线的电位。在施加编程脉冲之后，可以停用通过串选择线SSL而施加的第二控制电压。

具体而言，编程操作可以在第一时间点t1开始。当漏极选择线DSL和源极选择线SSL被激活时，电荷可以流过串340的两端。当页缓冲器控制信号PBSENSE被激活时，联接至编程禁止模式的非易失性存储器单元的位线BL的电位可以升高。此外，联接至第一编程模式(PGM模式)或第二编程模式(DPGM模式)的非易失性存储器单元的位线BL可以保持在接地电压状态。

在第二时间点t2，可以向被选字线Sel_WL施加编程电压，并且可以向未选字线Unsel_WL施加通过电压。

在第三时间点t3，编程电压的电位可以增加，并且联接至被选字线Sel_WL的非易失性存储器单元的阈值电压可以增加。当联接至对应于编程禁止模式的非易失性存储器单元的位线BL的电位保持在高电平时，对应非易失性存储器单元的阈值电压可以不改变。

在第四时间点t4，可以调整页缓冲器控制信号PBSENSE，以将第一编程模式(PGM模式)和第二编程模式(DPGM模式)彼此区分开。可以降低页缓冲器控制信号PBSENSE的电平，以使用于将位线BL或页缓冲器联接至其中执行第二编程模式DPGM模式的非易失性存储器单元的晶体管在中途(halfway)导通。先前，在第一时间点t1和第二时间点t2之间施加的页缓冲器控制信号PBSENSE是为了使晶体管完全导通，而在第四时间点t4向晶体管施加更低电平的页缓冲器控制信号PBSENSE。通过页缓冲器控制信号PBSENSE而导通或截止的晶体管可以用作具有根据页缓冲器控制信号PBSENSE的电平的电阻的元件。根据实施方式，存储在页缓冲器的锁存器中的值可以在第四时间点t4从“0”改变为“1”。即使在页缓冲器的锁存器中存储了“1”的值，位线的电位也可以保持在低于与“1”的值相对应的预设电平的电平。通过该过程，存储器装置150可以执行与第一编程模式(PGM模式)或编程禁止模式(禁止模式)不同的第二编程模式(DPGM模式)。将在后面参照图11来描述第二编程模式(DPGM模式)中的控制。这里，执行第一编程模式PGM模式和第二编程模式DPGM模式可以包括分别以第一编程模式PGM模式和第二编程模式DPGM模式执行或运行编程操作。

当在预设时间期间执行编程操作时，存储器装置150可以在第五时间点t5不再向被选字线Sel_WL施加编程电压。此后，在第六时间点t6，存储器装置150可以不再向未选字线Unsel_WL施加通过电压。

图10例示了存储器装置中的电流感测电路(CSC)的结果与阈值电压分布之间的关系。

参照图10，存储器装置150可以通过ISPP操作编程数据，并使用电流感测电路(CSC)以在ISPP操作中所包括的多个编程循环当中的至少一些编程循环中执行检查操作432、434。可以执行检查操作432、434以检查多个非易失性存储器单元的阈值电压分布。

具体地，在图10中，ISPP操作包括N个编程循环，其中N是自然数。由存储器装置150执行的编程循环的数量可以根据非易失性存储器单元中存储的数据或非易失性存储器单元的特性而改变。

每个编程循环可以包括用于将编程脉冲施加到非易失性存储器单元以对数据进行编程的单位编程操作(PGM)和与单位编程操作相对应的验证操作(编程验证，PV)。参照图8，可以在编程操作(PGM)之前或期间控制联接至非易失性存储器单元的位线(BL控制)。例如，参照图6，能够存储2位数据的非易失性存储器单元的阈值电压可以从擦除状态P0改变为第三编程状态P3。存储器装置150可以在重复执行包括单位编程操作和验证操作的编程循环的同时监测或跟踪阈值电压的改变。

随着关于具有各个编程状态的非易失性存储器单元的阈值电压分布变得更窄，可以改进或增强非易失性存储器单元中存储的数据的安全性。

根据实施方式，当通过由存储器装置150执行的特定编程循环增加的编程程度与非易失性存储器单元的目标编程状态相差甚远时，可以不执行单位编程操作之后的验证操作。另一方面，当三个编程状态P1至P3之一是非易失性存储器单元的目标编程状态并且预期编程程度达到目标编程状态时，可以执行对非易失性存储器单元的验证操作。可以对与非易失性存储器单元联接至同一字线的其它非易失性存储器单元执行验证操作。

当非易失性存储器单元的阈值电压接近目标编程值(N-2循环、N-1循环、N循环)时，存储器装置150可以使用电流感测电路(CSC)来执行检查操作。编程值可以指示相邻编程状态之间的阈值电压电平(参见图7)。在检查操作中，存储器装置150可以建立比较电压，该比较电压的电平比与作为编程操作的目标的编程状态或编程值相对应的预设电平低。例如，比较电压可能对应于对非易失性存储器单元所执行的前一编程循环中的目标编程值之一。存储器装置150可以对阈值电压低于比较电压的非易失性存储器单元的数量进行计数。此后，存储器装置150可以将计数的数量与基准进行比较，以输出通过信号PASS或失败信号FAIL，作为检查操作的结果。

根据实施方式，存储器装置150可以执行编程操作422和位线控制452。然后，存储器装置150可以执行检查操作432。当检查操作的结果是失败信号FAIL(N-2循环)时，存储器装置150可以执行对应于编程操作422的验证操作442。存储器装置150可以在验证操作期间向多个非易失性存储器单元施加对应于多个编程值的验证电压。例如，如图6所示，当多个编程脉冲依次被施加到非易失性存储器单元数次(例如，n+2、n+1、n、n-1或n-2循环)时，存储器装置150可以识别或者估计哪个非易失性存储器单元具有与作为多个编程脉冲的目标的编程值相对应的阈值电压。参照图8，响应于验证操作的结果，存储器装置150可以确定对非易失性存储器单元执行第一编程模式(PGM模式)、第二编程模式(DPGM模式)和编程禁止模式(禁止)当中的哪种模式。

根据实施方式，当检查操作的结果为通过信号PASS(N-1循环)时，存储器装置150可以不对非易失性存储器单元执行验证操作。在将位线控制454连同编程操作424一起执行之后，存储器装置可以通过检查操作434确定在特定编程循环(N-1循环)中的阈值电压分布是否满足基准(PV*CSC通过)。当满足阈值电压分布时，存储器装置150可以不执行与编程操作424对应的验证操作，然后可以执行下一个编程循环(N循环)。

当在特定编程循环(N-1循环)中的检查操作的结果是通过信号(PV*CSC通过)时，存储器装置150可以在下一个编程循环(N循环)期间对非易失性存储器单元执行第二编程模式(DPGM)或第三编程模式(编程禁止)，作为编程操作426。在该循环(N循环)中，存储器装置150可以不对非易失性存储器单元执行第一编程模式(PGM模式)。另外，在执行了下一个编程循环(N循环)的以第二编程模式(DPGM)和编程禁止模式执行的编程操作426之后，可以跳过(不执行)与编程操作426对应的验证操作。

结果，当检查操作的结果是通过信号(PV*CSC通过)时，存储器装置150可以两次跳过验证。例如，可以跳过对应于两个编程操作424、426的两个验证操作。通过这个过程，存储器装置150可以减少在ISPP操作上所花费的时间。在下文中，将描述当检查操作432的结果为失败信号(PV*CSC失败)和当检查操作434的结果为通过信号(PV*CSC通过)时，存储器装置150如何不同地执行编程操作。

参照图11，在执行对应于特定编程值PV的编程操作之后，关于多个非易失性存储器单元的阈值电压分布可以具有高斯分布。阈值电压分布的宽度D_W1可以根据多个非易失性存储器单元的特性而不同。针对检查操作，存储器装置150可以向多个非易失性存储器单元施加具有小于特定编程值PV的电平的比较电压PV*。

参照检查操作的结果为失败信号(PV*CSC失败)的情况，在多个非易失性存储器单元的阈值电压分布中具有低于比较电压(PV*)的阈值电压的非易失性存储器单元的数量可以大于第一基准。在这种情况下，存储器装置150可以执行验证操作。根据验证操作的结果，存储器装置150可以在下一循环中对多个非易失性存储器单元中的具有低于比较电压PV*的阈值电压的一些非易失性存储器单元执行第一编程模式(PGM模式)，以引起相应非易失性存储器单元的阈值电压的更大改变量。此外，存储器150可以在下一循环中对多个非易失性存储器单元中的、具有大于比较电压PV*的阈值电压但低于编程值PV的阈值电压的其它非易失性存储器单元执行第二编程模式(DPGM)，以引起相应非易失性存储器单元的阈值电压的更小改变量。存储器装置150可以基于验证操作的结果，来确定在下一循环中对多个非易失性存储器单元中的每一个将执行第一编程模式(PGM模式)和第二编程模式(DPGM)中的哪种模式。此外，存储器装置150可以基于验证操作的结果，在下一循环中对具有大于特定编程值PV的阈值电压的非易失性存储器单元执行编程禁止模式。

在存储器装置150中执行至少一个编程操作之后，检查操作的结果可以是通过信号(PV*CSC通过)。在检查操作的结果为通过信号(PV*CSC通过)的情况下，在多个非易失性存储器单元的阈值电压分布中具有低于比较电压PV*的阈值电压的非易失性存储器单元的数量可以小于第二基准。第二基准可以与第一基准相同或不同。在这种情况下，存储器装置150可以确定可以不需要验证操作。此外，存储器装置150可以确定多个非易失性存储器单元的阈值电压分布的偏差相对于特定编程值PV变得更小。也就是说，当检查操作的结果为通过信号(PV*CSC通过)时的阈值电压分布的宽度(D_W2)可以比在检查结果为失败信号(PV*CSC失败)时的阈值电压分布的宽度(D_W1)窄。根据实施方式，当存储器装置150对具有低于比较电压PV*的阈值电压的非易失性存储器单元执行第二编程模式DPGM时，多个非易失性存储器单元的阈值电压分布的宽度可以变得更小。此外，通过第二编程模式DPGM，存储器装置150可以确定与特定编程值PV对应的数据存储在多个非易失性存储器单元中。因此，存储器装置150可以基于检查操作的结果跳过针对多个非易失性存储器单元的验证操作。

此外，存储器装置150可以建立用于检查操作的比较电压PV*。根据实施方式，可以基于编程值来设置比较电压PV*。例如，存储器装置150设置具有在编程值PV和预设电平之间的范围中的电平的比较电压PV*，该预设电平是通过从编程值PV中减去由第二编程模式DPGM引起的非易失性存储器单元的阈值电压中的改变量而获得的。在另一示例中，存储器装置150可以确定在编程值PV_n与编程值PV_n所跟随的前一循环编程值PV_n-1之间的范围内的比较电压PV*。参照图1，对于ISPP操作，存储器装置150中的控制装置180可以将用于在每个编程循环中施加编程脉冲的编程值PV和用于检查操作的比较电压PV*二者存储在寄存器或表中。

图12例示了根据本公开实施方式的电流感测电路(CSC)的示例。

参照图12，存储器装置150可以包括串340，串340包括多个非易失性存储器单元。串340可以包括：第一晶体管，其连接至位线BL，用于响应于通过漏极选择线DSL施加的第一控制电压而进行操作；第二晶体管，其连接至源极线SL，用于响应于通过串选择线SSL施加的第二控制电压而进行操作；以及至少一个非易失性存储器单元，其连接在第一晶体管和第二晶体管之间。可以通过经由字线施加的编程脉冲来对至少一个非易失性存储器单元进行编程。图12中所示的源极线SL可以对应于参照图1描述的公共源极线CSL，第一晶体管可以对应于漏极选择晶体管DST，而第二晶体管可以对应于串选择晶体管SST。根据实施方式，第一晶体管和/或第二晶体管可以单独实现为彼此串联连接的多个晶体管。

随着存储器装置150的储存空间增加，串联连接在第一晶体管和第二晶体管之间的非易失性存储器单元的数量可以增加。参照图12，可以以预设次序(PGM次序)从连接至第一晶体管的非易失性存储器单元到连接至第二晶体管的另一非易失性存储器单元依次编程多位数据。串340中包括的多个非易失性存储器单元可以被划分为具有编程状态(P1、P2、P3，参见图7)的已编程非易失性存储器单元342和其中数据被擦除以保持擦除状态(P0，参见图7)的已擦除非易失性存储器单元344。当执行下一编程操作时，可以向与挨着已编程非易失性存储器单元342定位的非易失性存储器单元连接的被选字线Sel_WL施加编程脉冲。当编程脉冲施加到被选字线Sel_WL时，联接到被选字线Sel_WL的多个存储器单元可以被选择性地编程(例如，响应于位线的电位)。

串340可通过位线BL联接至页缓冲器322。位线BL和页缓冲器322的连接可以由位线选择信号SEL_BL和页缓冲器控制信号PB_SENSE控制。页缓冲器322可以包括多个锁存器。多个锁存器可以包括能够根据编程模式存储不同或改变的值的编程锁存器(P_LAT，414)、能够存储从串340输出的数据的检查锁存器(C_LAT，412)等。根据实施方式，可以根据对串340执行的操作而不同地使用编程锁存器414。当执行读取操作时，数据通过位线BL从串340传送并且可以存储在页缓冲器322中。多个锁存器可以用于在数据输出之前临时存储数据。当执行编程操作时，可以使用多个锁存器中存储的数据来控制联接至串340的位线BL的电位。此外，锁存器的数量可以根据非易失性存储器单元中所存储的数据的位数而不同。因为每个锁存器可以存储1位数据，所以连接到包括能够存储4位数据的非易失性存储器单元的串340的页缓冲器322中的四个锁存器可以用于读取操作或编程操作。根据实施方式，页缓冲器322可以包括被单独划分用于数据输入/输出操作的多个锁存器。

ISPP操作可以包括编程操作、检查操作和验证操作。页缓冲器322中的多个锁存器中的一些锁存器可以用作检查操作和验证操作的锁存器，以像读取操作一样存储从串340传送的数据，而多个锁存器中的其它锁存器用于控制用于编程操作的位线BL的电位。此外，页缓冲器322还可以包括用于选择性地将锁存器连接至位线BL的至少一个开关元件。

在图10中描述的检查操作432、434中，可以基于与单个比较电压PV*的比较(参见图11)来确定非易失性存储器单元的数量。但是，在图10中描述的验证操作442中，可以基于与用于验证多个编程状态的多个比较电压(例如，图7中所示的REF1至REF3)的比较，来确定非易失性存储器单元的数量。参照图11，检查操作432、434可以用于确定最终是否对至少一个非易失性存储器单元执行第二编程模式DPGM。然而，验证操作442可以用于确定针对在多个非易失性存储器单元中编程的多个编程状态是否执行第一编程模式(PGM)和/或第二编程模式(DPGM)。

根据实施方式，页缓冲器322可以联接至电流感测电路(CSC)432。电流感测电路CSC 432可以联接至能够存储对应于单个目标电平的、在检查操作期间从非易失性存储器单元传送的值的检查锁存器C_LAT 412。不同于检查操作，当执行基于多个编程水平P0至P4的验证操作时，对应于每个编程水平P0、P1、P2、P3的值可以存储在页缓冲器322中的多个检查锁存器412中。参照图12，电流感测电路CSC 432可以基于比较电压PV*、PV来确定从非易失性存储器单元传送的值。电流感测电路432可以连接到多个串340并且可以将从连接到被选字线Sel_WL的多个非易失性存储器单元传送的值与比较电压PV*、PV进行比较。可以对具有低于比较电压PV*、PV的阈值电压的非易失性存储器单元的数量进行计数。当具有低于比较电压PV*、PV的阈值电压的非易失性存储器单元的数量小于基准时，电流感测电路(CSC)432可以向控制电路180输出通过信号PASS。否则，可以向控制电路180输出失败信号FAIL。

参照图13，用于操作存储器装置的方法可以包括开始编程操作(操作710)、控制位线的电位并施加用于编程操作的编程脉冲(操作712)、以及在施加编程脉冲之后通过电流感测电路CSC执行检查操作(操作714)。

当检查操作的结果没有通过(操作714中为“否”)时，用于操作存储器装置的方法可以包括验证编程操作(操作718)以及根据验证结果确定是否终止编程操作(操作720)。因为检查操作没有通过(操作714中为“否”)，所以存储器装置可以估计应该向多个非易失性存储器单元中的至少一些非易失性存储器单元施加附加编程脉冲。在操作720中，存储器装置可以基于验证结果确定对多个非易失性存储器单元执行第一编程模式(PGM)还是执行第二编程模式(DPGM)。此后，存储器装置150可以执行控制位线和施加编程脉冲以执行下一编程循环(循环增量)的操作712。

当检查操作通过时(操作714中为“是”)，存储器装置150可以对至少一些非易失性存储器单元执行第二编程模式(DPGM)作为下一编程循环(操作716)。在执行第二编程模式DPGM(操作716)之后，存储器装置150可以终止编程操作(操作722)。

当检查操作通过(操作714中为“是”)时，存储器装置150可以不执行用于验证对应于施加编程脉冲的操作712的结果的操作718。此外，存储器装置150可以不执行与作为下一编程循环而执行的第二编程模式DPGM(操作716)对应的另一验证操作。通过这个过程，能够减少在编程操作上花费的时间或操作裕量。能够减轻由于对多个非易失性存储器单元所执行的验证操作造成的负担。

根据本公开的实施方式的存储器装置能够提高数据输入/输出速度。

另外，根据本公开的实施方式，能够提高存储器装置的数据安全性，并且能够降低存储器装置的损耗程度。

本文描述的方法、过程和/或操作可以通过要由计算机、处理器、控制器或其它信号处理装置执行的代码或指令来执行。计算机、处理器、控制器或其它信号处理装置可以是本文描述的那些或者除了本文描述的元件之外的那些。因为详细描述了形成方法(或计算机、处理器、控制器或其它信号处理装置的操作)的基础的算法，所以用于实现方法实施方式的操作的代码或指令可以将计算机、处理器、控制器或其它信号处理装置转换为用于执行本文的方法的专用处理器。

此外，另一实施方式可以包括用于存储上述代码或指令的计算机可读介质，例如非暂时性计算机可读介质。计算机可读介质可以是易失性或非易失性存储器或其它储存装置，其可以可移除地或固定地联接至将执行用于执行本文的方法实施方式或设备实施方式的操作的代码或指令的计算机、处理器、控制器或其它信号处理装置。

本文公开的实施方式的控制器、处理器、控制电路、装置、模块、单元、复用器、发生器、逻辑、接口、解码器、驱动器、生成器和其它信号生成和信号处理特征例如可以被实现在可以包括硬件、软件或两者的非暂时性逻辑中。当至少部分地以硬件实现时，控制器、处理器、控制电路、装置、模块、单元、复用器、发生器、逻辑、接口、解码器、驱动器、生成器和其它信号生成和信号处理特征可以是例如包括但不限于以下的各种集成电路中的任何集成电路：专用集成电路、现场可编程门阵列、逻辑门的组合、片上系统、微处理器或其它类型的处理或控制电路。

当至少部分地以软件实现时，控制器、处理器、控制电路、装置、模块、单元、复用器、发生器、逻辑、接口、解码器、驱动器、生成器和其它信号生成和信号处理特征可以包括例如用于存储例如要由计算机、处理器、微处理器、控制器或其它信号处理装置执行的代码或指令的存储器或其它储存装置。计算机、处理器、微处理器、控制器或其它信号处理装置可以是本文描述的那些或者除了本文描述的元件之外的那些。因为详细描述了形成方法(或计算机、处理器、微处理器、控制器或其它信号处理装置的操作)的基础的算法，所以用于实现方法实施方式的操作的代码或指令可以将计算机、处理器、控制器或其它信号处理装置转换为用于执行本文描述的方法的专用处理器。

虽然已经针对具体实施方式例示并描述了本教导，但是本领域技术人员根据本公开将显而易见的是，可以在不脱离如所附权利要求中限定的本公开的精神和范围的情况下做出各种改变和修改。此外，可以组合实施方式以形成附加的实施方式。

Claims

1.一种存储器装置，该存储器装置包括：

单元组，该单元组包括能够存储数据的多个非易失性存储器单元；以及

控制电路，该控制电路执行用于通过多个编程循环将数据编程在所述多个非易失性存储器单元中的编程操作，每个编程循环包括用于向所述多个非易失性存储器单元施加编程脉冲的单位编程操作以及用于验证所述单位编程操作的结果的验证操作，所述控制电路使用电流检测电路以在所述多个编程循环中的特定编程循环中检测所述多个非易失性存储器单元的阈值电压分布是否满足基准，并且在所述特定编程循环之后的下一编程循环中向所述多个非易失性存储器单元施加预设编程脉冲之后终止所述编程操作。

2.根据权利要求1所述的存储器装置，其中，所述控制电路在所述多个编程循环中的一些编程循环中在所述单位编程操作和所述验证操作之间的时间执行用于识别所述阈值电压分布的检查操作。

3.根据权利要求2所述的存储器装置，其中，所述检查操作包括建立具有比与作为所述编程操作的目标的编程值相对应的预设电平低的电平的比较电压，对具有电平比所述比较电压低的阈值电压的非易失性存储器单元的数量进行计数，并且将计数的数量与所述基准进行比较。

4.根据权利要求3所述的存储器装置，其中，所述比较电压具有在第一范围内或者在第二范围内的电平，所述第一范围在所述预设电平与低于所述预设电平的对应于最接近的另一编程值的电平之间，所述第二范围在所述预设电平与通过从所述预设电平中减去通过第二模式所改变的阈值电压的程度而获得的电平之间。

5.根据权利要求2所述的存储器装置，其中，所述检查操作检查所述多个非易失性存储器单元的关于与所述编程操作相对应的多个编程值的阈值电压分布。

6.根据权利要求1所述的存储器装置，

其中，所述单位编程操作是以在第一模式、第二模式和第三模式当中选择的模式执行的，

其中，所述第一模式是施加第二编程脉冲以将所述多个非易失性存储器单元中的至少一个非易失性存储器单元的阈值电压改变或调整第一电平，所述第一电平等于或大于由第一编程脉冲引起的所述阈值电压的改变电平，

其中，所述第二模式是施加所述第二编程脉冲以将至少一个非易失性存储器单元的所述阈值电压改变或调整第二电平，所述第二电平小于由所述第一编程脉冲引起的所述改变电平，并且

其中，所述第三模式是向禁止改变其阈值电压的至少一个非易失性存储器单元施加所述第二编程脉冲。

7.根据权利要求6所述的存储器装置，其中，所述控制电路响应于在所述第一模式、所述第二模式和所述第三模式当中选择的所述模式而改变包括于页缓冲器中的锁存器中所存储的值，所述页缓冲器与联接至所述多个非易失性存储器单元的位线联接。

8.根据权利要求7所述的存储器装置，其中，所述控制电路对于以所述第一模式执行的所述单位编程操作，将值“0”存储在第一锁存器中；对于以所述第二模式执行的所述单位编程操作，将值“0”存储在第二锁存器中并且在联接所述位线和所述页缓冲器的晶体管中途导通的定时将所述第二锁存器中的值“0”改变为值“1”；以及对于以所述第三模式执行的所述单位编程操作，将值“1”存储在第三锁存器中。

9.根据权利要求1所述的存储器装置，其中，所述控制电路在所述阈值电压分布满足所述基准时跳过所述特定编程循环的所述验证操作，并且以第二模式或第三模式执行所述下一编程循环。

10.根据权利要求1所述的存储器装置，其中，所述控制电路向所述多个非易失性存储器单元施加验证电压，以检查数据是否被编程在所述多个非易失性存储器单元中，所述验证电压对应于作为所述编程操作的目标的多个编程值。

11.根据权利要求1所述的存储器装置，其中，所述控制电路响应于所述验证操作的结果而确定在所述下一编程循环中执行的第一模式、第二模式或第三模式。

12.一种存储器系统，该存储器系统包括：

存储器装置，该存储器装置执行用于通过多个编程循环将数据编程在多个非易失性存储器单元中的编程操作，每个编程循环包括用于向所述多个非易失性存储器单元施加编程脉冲的单位编程操作以及用于验证所述单位编程操作的结果的验证操作，所述存储器装置使用电流检测电路以在所述多个编程循环中的特定编程循环中检测所述多个非易失性存储器单元的阈值电压分布是否满足基准，并且在所述特定编程循环之后的下一编程循环中向所述多个非易失性存储器单元施加预设编程脉冲之后终止所述编程操作；以及

控制器，该控制器向所述存储器装置发送编程命令和指示所述多个非易失性存储器单元的地址。

13.根据权利要求12所述的存储器系统，其中，所述存储器装置包括至少一个存储器晶片或至少一个存储器平面。

14.根据权利要求12所述的存储器系统，其中，所述存储器装置在所述多个编程循环中的一些编程循环中在所述单位编程操作和所述验证操作之间的时间执行用于识别所述阈值电压分布的检查操作。

15.根据权利要求14所述的存储器系统，其中，所述检查操作包括建立具有比与作为所述编程操作的目标的编程值相对应的预设电平低的电平的比较电压，对具有电平比所述比较电压低的阈值电压的非易失性存储器单元的数量进行计数，并且将计数的数量与所述基准进行比较。

16.根据权利要求12所述的存储器系统，其中，所述单位编程操作是以在第一模式、第二模式和第三模式当中选择的模式执行的，所述第一模式是施加第二编程脉冲以将所述多个非易失性存储器单元中的至少一个非易失性存储器单元的阈值电压改变或调整第一电平，所述第一电平等于或大于由第一编程脉冲引起的所述阈值电压的改变电平；所述第二模式是施加所述第二编程脉冲以将至少一个非易失性存储器单元的所述阈值电压改变或调整第二电平，所述第二电平小于由所述第一编程脉冲引起的所述改变电平；以及所述第三模式是向禁止改变其阈值电压的至少一个非易失性存储器单元施加所述第二编程脉冲。

17.根据权利要求12所述的存储器系统，其中，所述存储器装置在所述阈值电压分布满足所述基准时跳过所述特定编程循环的所述验证操作，并且以第二模式或第三模式执行所述下一编程循环。

18.根据权利要求12所述的存储器系统，其中，所述存储器装置响应于所述验证操作的结果而确定在所述下一编程循环中执行的第一模式、第二模式或第三模式。

19.一种用于操作存储器系统的方法，该方法包括以下步骤：

接收编程命令、编程数据和数据要存储于其中的位置信息；

响应于所述编程数据而控制联接至与所述位置信息相对应的多个非易失性存储器单元的位线，并且向联接至所述多个非易失性存储器单元的字线施加编程脉冲；

通过电流检测电路检查所述多个非易失性存储器单元的阈值电压分布是否满足基准；以及

当所述阈值电压分布满足所述基准时，跳过对所述多个非易失性存储器单元的验证操作并且对所述多个非易失性存储器单元中的一些执行第二编程模式。

20.根据权利要求19所述的方法，该方法还包括以下步骤：

当所述阈值电压分布不满足所述基准时，对所述多个非易失性存储器单元执行验证操作；以及

根据所述验证操作的结果，确定第一编程模式、第二编程模式和第三编程模式当中的要对所述多个非易失性存储器单元执行的一个编程模式。