CN115705853A - 存储器装置中的独立平面架构 - Google Patents

Abstract

本公开涉及存储器装置中的独立平面架构。存储器装置包含存储器阵列，存储器阵列包括多个存储器平面，其中多个存储器平面以多个独立平面群组布置，并且其中多个独立平面群组中的每一者包括多个存储器平面中的一或多者。存储器装置进一步包含耦合到存储器阵列的多个独立模拟驱动器电路，其中多个独立模拟驱动器电路中的相应一者与多个独立平面群组中的相应一者相关联。存储器装置进一步包含耦合到存储器阵列的共同模拟电路，其中共同模拟电路由多个独立模拟驱动器电路和多个独立平面群组共享。存储器装置进一步包含多个控制逻辑元件，其中多个控制逻辑元件中的相应一者与多个独立模拟驱动器电路中的相应一者和多个独立平面群组中的相应一者相关联。

Description

存储器装置中的独立平面架构

技术领域

本公开的实施例体上涉及存储器子系统，且更具体地说，涉及一种存储器子系统的存储器装置中的独立平面架构。

背景技术

存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可以是例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据以及从存储器装置检索数据。

发明内容

在一方面，本公开提供一种存储器装置，其包括：存储器阵列，其包括多个存储器平面，其中所述多个存储器平面以多个独立平面群组布置，并且其中所述多个独立平面群组中的每一者包括所述多个存储器平面中的一或多者；多个独立模拟驱动器电路，其耦合到所述存储器阵列，其中所述多个独立模拟驱动器电路中的相应一者与所述多个独立平面群组中的相应一者相关联；共同模拟电路，其耦合到所述存储器阵列，其中所述共同模拟电路由所述多个独立模拟驱动器电路和所述多个独立平面群组共享；以及多个控制逻辑元件，其中所述多个控制逻辑元件中的相应一者与所述多个独立模拟驱动器电路中的相应一者和所述多个独立平面群组中的相应一者相关联。

在另一方面，本公开进一步提供一种存储器装置，其包括：存储器阵列，其包括多个存储器平面，其中所述多个存储器平面的第一子集与第一独立平面群组相关联，并且所述多个存储器平面的第二子集与第二独立平面群组相关联；与所述第一独立平面群组相关联的第一独立模拟驱动器电路和与所述第二独立平面群组相关联的第二独立模拟驱动器电路；共同模拟电路，其耦合到所述存储器阵列，其中所述共同模拟电路由所述第一和第二独立模拟驱动器电路以及所述第一和第二独立平面群组共享；以及与所述第一独立模拟驱动器电路和所述第一独立平面群组相关联的第一控制逻辑元件，以及与所述第二独立模拟驱动器电路和所述第二独立平面群组相关联的第二控制逻辑元件。

在又一方面，本公开进一步提供一种方法，其包括：在存储器装置处接收对所述存储器装置的存储器阵列执行存储器存取操作的多个请求，所述存储器阵列包括多个存储器平面，其中所述多个存储器平面以多个独立平面群组布置，并且其中所述多个独立平面群组中的每一者包括所述多个存储器平面中的一或多者；确定所述存储器装置是否被配置成利用独立平面群组；响应于确定所述存储器装置被配置成利用独立平面群组，启用多个控制逻辑元件，其中所述多个控制逻辑元件中的相应一者与所述多个独立平面群组中的相应一者相关联；以及使所述多个控制逻辑元件使用多个独立模拟驱动器电路中的相应者并行地对所述多个独立平面群组中的两者或更多者的所述存储器平面执行所述存储器存取操作。

附图说明

根据下文给出的具体实施方式且根据本公开的各种实施例的附图，将更加充分地理解本公开。

图1说明根据本公开的一些实施例的包含存储器子系统的实例计算系统。

图2是根据实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。

图3是说明根据本公开的一些实施例的被配置成用于并行页高速缓存器资源存取的多平面存储器装置的框图。

图4是说明根据本公开的一些实施例的存储器装置中的独立平面架构的框图。

图5是说明根据本公开的一些实施例的具有独立平面架构的存储器装置中的存储器存取操作的并行执行的图。

图6是根据本公开的一些实施例的具有独立平面架构的存储器装置中的省电操作的实例方法的流程图。

图7是本公开的实施例可在其中操作的实例计算机系统的框图。

具体实施方式

本公开的各方面涉及存储器子系统的存储器装置中的独立平面架构。存储器子系统可以是存储装置、存储器模块，或存储装置和存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。一般来说，主机系统可利用存储器子系统，所述存储器子系统包含一或多个组件，例如存储数据的存储器装置。主机系统可提供待存储于存储器子系统处的数据，且可请求从存储器子系统检索数据。

存储器子系统可包含高密度非易失性存储器装置，其中当没有电力供应到存储器装置时需要保留数据。非易失性存储器装置的一个实例是与非(NAND)存储器装置。下文结合图1描述非易失性存储器装置的其它实例。非易失性存储器装置是一或多个裸片的封装。每个裸片可由一或多个平面组成。对于一些类型的非易失性存储器装置(例如，NAND装置)，每个平面由物理块的集合组成。每个块由页的集合组成。每个页由存储器信元(“信元”)的集合组成。信元是存储信息的电子电路。取决于信元类型，信元可存储二进制信息的一或多个位，且具有与正存储的位数相关的各种逻辑状态。逻辑状态可由二进制值(例如“0”和“1”)或此类值的组合表示。

存储器装置可由按二维或三维网格布置的位组成。存储器信元以列(下文也称为位线)和行(下文也称为字线)的阵列蚀刻到硅晶片上。字线可以指存储器装置的存储器信元的一或多个行，所述一或多个行与一或多个位线一起使用以生成存储器信元中的每一者的地址。位线和字线的相交点构成存储器信元的地址。下文中，块是指用于存储数据的存储器装置的单元，并且可以包含存储器信元群组、字线群组、字线或个别存储器信元。可以将一或多个块分组在一起以形成存储器装置的平面，以便允许在每个平面上进行并行操作。存储器装置可包含执行两个或更多个存储器平面的并行存储器页存取的电路系统。例如，存储器装置可包含可以由存储器装置的平面共享的多个存取线驱动器电路和电力电路，以促进两个或更多个存储器平面的包含不同页类型的页的并行存取。为易于描述，这些电路通常可称为独立平面驱动器电路。

在某些多平面存储器装置中，给定存储器裸片限于在任一时间执行单个编程操作。可以执行不同类型的编程操作(例如，单页编程操作、多页编程操作)，但无论类型如何，一次只能执行一个操作。在单页编程操作中，接收待编程的数据页(例如，从存储器子系统控制器或主机系统)，并且对多平面存储器装置的单个平面执行编程操作。在单页编程操作期间，存储器装置的其余平面对于存储器子系统控制器和主机系统不可存取(即，即使实际上仅单个平面被利用，所有平面都呈现“忙碌”)。在多页编程操作中，接收多个数据页，并且一旦接收到所有多个页，就对多平面存储器装置的多个平面执行编程操作。因此，对于单页编程操作和多平面编程操作两者，可并行地对存储器装置执行无其它存储器存取操作(例如，编程、读取或擦除操作)。

某些存储器装置尝试通过使并行存储器存取操作能够异步地执行来改进性能。这样做可改进混合工作负载(例如，编程操作与读取操作的混合)中的服务质量、增加存储器装置的写入处理量、增加写入粒度(例如，更小的块大小)且减少缓冲器要求(即，由于更小的数据量用于执行编程操作)。为了实现并行存储器存取操作，某些存储器装置利用存储器子系统中的多个存储器裸片，使得可对每个存储器裸片异步地执行单独存储器存取操作。此类方法增加存储器装置的面积(由此增加成本)，对多个所需电路元件具有较高电力利用，且受制于封装限制。其它存储器装置尝试在单个裸片内实施单独存储器装置，但此方法也遭受电力利用增加。

本公开的各方面通过在存储器子系统的存储器装置中提供独立平面架构来解决以上和其它缺陷。在一个实施例中，存储器装置是包含多个存储器平面的多平面存储器装置。在一个实施例中，多个存储器平面逻辑地和物理地划分成两个或更多个独立平面群组，每个独立平面群组包含一或多个存储器平面的单独集合。在一个实施例中，每个独立平面群组具有用于将电压信号施加到对应独立平面群组中的存储器平面的对应相应模拟驱动器电路(或模拟驱动器电路的集合)。在一个实施例中，两个或更多个独立平面群组还共享共同模拟电路(或共同模拟电路的集合)，以便减少存储器装置中的电力消耗和面积使用。在一个实施例中，独立平面群组中的每一者具有对应相应媒体控制器。每个控制器被配置成对对应独立平面群组中的存储器平面执行存储器存取操作(例如，使对应相应模拟驱动器电路将从共同模拟电路接收的电压信号施加到对应独立平面群组的某一存储器平面或多个存储器平面)。在一个实施例中，与一个独立平面群组相关联的媒体控制器被指定为“主”控制器，而与其它独立平面群组相关联的媒体控制器被指定为“副”控制器。在某些情形下，可因为电力消耗目的而停用副控制器，并且主控制器可对多个独立平面群组的存储器平面执行操作。例如，在省电更重要的移动装置中，且当正执行依序写入工作负载时，并行存取独立平面群组的益处可能没有意义，因此可停用副控制器并且存储器装置可在传统模式下工作。然而，当启用副控制器时，以本文中所描述的独立平面架构为特征的存储器装置可并行地(例如，在时间上至少部分地重叠)对每个独立平面群组的存储器平面执行异步存储器存取操作。

此方法的优点包含但不限于存储器子系统中改进的性能。独立平面架构在混合写入和读取工作负载中提供改进的服务质量，通过允许对单独平面群组执行并行写入操作来改进写入处理量，增加写入粒度(即，通过使用更小的块大小)，并且由于在写入操作期间需要保持更小数据量而减少对存储器子系统控制器的缓冲器要求。当仅激活单个媒体控制器时，停用存储器装置中的副控制器的能力减少传统操作的电力消耗。另外，独立平面架构通过提供适当的电力递送隔离而减少由并行嘈杂和敏感操作引起的干扰。

图1说明根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或这些的组合。

存储器子系统110可以是存储装置、存储器模块，或存储装置和存储器模块的混合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小型DIMM(SO-DIMM)，以及各种类型的非易失性双列直插式存储器模块(NVDIMM)。

计算系统100可以是计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，运载工具、工业设备或联网商业装置中包含的嵌入式计算机)，或包含存储器和处理装置的此类计算装置。

计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1说明耦合到一个存储器子系统110的主机系统120的一个实例。如本文中所使用，“耦合到”或“与...耦合”通常指组件之间的连接，其可以是间接通信连接或直接通信连接(例如，不具有中间组件)，无论有线还是无线，包含例如电连接、光学连接、磁连接等连接。

主机系统120可包含处理器芯片组和由处理器芯片组执行的软件堆叠。处理器芯片组可包含一或多个核心、一或多个高速缓存器、存储器控制器(例如，NVDIMM控制器)，以及存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120使用存储器子系统110以例如将数据写入到存储器子系统110以及从存储器子系统110读取数据。

主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤信道、串行附接的SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可用于在主机系统120与存储器子系统110之间传输数据。当存储器子系统110通过物理主机接口(例如，PCIe总线)与主机系统120耦合时，主机系统120可进一步利用NVM高速(NVMe)接口、开放NAND快闪接口(ONFI)接口，或某一其它接口来存取组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传递控制、地址、数据和其它信号的接口。图1说明存储器子系统110作为实例。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子系统。

存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可以是可以是但不限于随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。

非易失性存储器装置(例如，存储器装置130)的一些实例包含与非(NAND)型快闪存储器和就地写入存储器，例如三维交叉点(“3D交叉点”)存储器装置，其为非易失性存储器信元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变来执行位存储。另外，与许多基于快闪的存储器相比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器信元的情况下对非易失性存储器信元进行编程。NAND型快闪存储器包含例如二维NAND(2DNAND)和三维NAND(3DNAND)。

存储器装置130中的每一者可包含一或多个存储器信元阵列。一种类型的存储器信元，例如单层级信元(SLC)可每信元存储一个位。其它类型的存储器信元，例如多层级信元(MLC)、三层级信元(TLC)、四层级信元(QLC)和五层级信元(PLC)，可每信元存储多个位。在一些实施例中，存储器装置130中的每一者可包含一或多个存储器信元阵列，例如SLC、MLC、TLC、QLC或这些的任何组合。在一些实施例中，特定存储器装置可包含存储器信元的SLC部分，以及MLC部分、TLC部分、QLC部分或PLC部分。存储器装置130的存储器信元可分组为可指用于存储数据的存储器装置的逻辑单元的页。在一些类型的存储器(例如，NAND)的情况下，页可分组以形成块。

尽管描述了非易失性存储器组件，例如3D交叉点非易失性存储器信元阵列和NAND型快闪存储器(例如，2D NAND、3D NAND)，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫属化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、或非(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)。

存储器子系统控制器115(或简称为控制器115)可与存储器装置130通信以执行例如在存储器装置130处读取数据、写入数据或擦除数据之类的操作以及其它此类操作。存储器子系统控制器115可包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器或其组合。硬件可包含具有用于执行本文中所描述的操作的专用(即，硬译码)逻辑的数字电路系统。存储器子系统控制器115可以是微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它合适的处理器。

存储器子系统控制器115可以是处理装置，其包含被配置成执行存储在本地存储器119中的指令的一或多个处理器(例如，处理器117)。在所说明实例中，存储器子系统控制器115的本地存储器119包含嵌入式存储器，其被配置成存储指令，所述指令用于执行控制存储器子系统110的操作的各种过程、操作、逻辑流和例程，包含处置存储器子系统110与主机系统120之间的通信。

在一些实施例中，本地存储器119可包含存储器寄存器，其存储存储器指针、获取的数据等。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然图1中的实例存储器子系统110已说明为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，而是可依靠外部控制(例如，由外部主机或由与存储器子系统分开的处理器或控制器提供)。

通常，存储器子系统控制器115可以从主机系统120接收命令或操作，且可将所述命令或操作转换为指令或适当命令以实现对存储器装置130的所需存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ECC)操作、加密操作、高速缓存操作，以及与存储器装置130相关联的逻辑地址(例如，逻辑块地址(LBA)、名字空间)与物理地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收的命令转换为命令指令以存取存储器装置130，以及将与存储器装置130相关联的响应转换为用于主机系统120的信息。

存储器子系统110还可包含未说明的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓存器或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，所述地址电路系统可从存储器子系统控制器115接收地址且对所述地址进行解码以存取存储器装置130。

在一些实施例中，存储器装置130包含本地媒体控制器135，其结合存储器子系统控制器115操作以对存储器装置130的一或多个存储器信元执行操作。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器子系统110为受管理存储器装置，其包含具有裸片上的控制逻辑(例如，本地媒体控制器135)和相同存储器装置封装内用于媒体管理的控制器(例如，存储器子系统控制器115)的原始存储器装置130。受管理存储器装置的实例是受管理NAND(MNAND)装置。

在一个实施例中，存储器子系统110包含存储器接口组件113。存储器接口组件113负责处理存储器子系统控制器115与存储器子系统110的存储器装置(例如，存储器装置130)的交互。例如，存储器接口组件113可将与从主机系统120接收的请求对应的存储器存取命令发送到存储器装置130，所述存储器存取命令例如编程命令、读取命令或其它命令。另外，存储器接口组件113可从存储器装置130接收数据，例如响应于读取命令或成功执行编程命令的确认而检索的数据。在一些实施例中，存储器子系统控制器115包含存储器接口113的至少一部分。例如，存储器子系统控制器115可包含处理器117(例如，处理装置)，其被配置成执行存储在本地存储器119中以用于执行本文中所描述的操作的指令。在一些实施例中，存储器接口组件113是主机系统110、应用程序或操作系统的一部分。

在一个实施例中，存储器装置130是具有布置成多个独立平面群组的多个平面的存储器阵列(未展示)。存储器装置130进一步包含本地媒体控制器135和独立平面架构(IPA)电路系统150。在一个实施例中，电路系统150包含：耦合到存储器阵列的多个独立模拟驱动器电路，其中每个相应独立模拟驱动器电路与对应独立平面群组相关联(即，一对一关系)；以及耦合到存储器阵列的共同模拟电路，其中共同模拟电路由所有独立模拟驱动器电路和独立平面群组共享。在一个实施例中，独立模拟驱动器电路被配置成将从共同模拟电路接收的选定模拟电压参考提供到独立平面群组的存储器平面，以便在本地媒体控制器135的方向上执行存储器存取操作。

在一个实施例中，本地媒体控制器135可表示多个单独媒体控制器。例如，存储器阵列的每个独立平面群组可包含对应相应媒体控制器。每个媒体控制器被配置成对对应独立平面群组中的存储器平面执行存储器存取操作(例如，使对应相应模拟驱动器电路将从共同模拟电路接收的电压信号施加到对应独立平面群组的某一存储器平面或多个存储器平面)。在一个实施例中，与一个独立平面群组相关联的媒体控制器被指定为“主”控制器，而与其它独立平面群组相关联的媒体控制器被指定为“副”控制器。在某些情形下，可因为电力消耗目的而停用副控制器，并且主控制器可对多个独立平面群组的存储器平面执行操作。下文描述关于本地媒体控制器135和独立平面架构(IPA)电路系统150的操作的另外细节。

图2是根据实施例的呈存储器装置130形式的第一设备与呈存储器子系统(例如，图1的存储器子系统110)的存储器子系统控制器115形式的第二设备通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、运载工具、无线装置、移动电话等。存储器子系统控制器115(例如，存储器装置130外部的控制器)可以是存储器控制器或其它外部主机装置。

存储器装置130包含以行和列逻辑地布置的存储器信元阵列250。逻辑行的存储器信元通常连接到同一存取线(例如，字线)，而逻辑列的存储器信元通常选择性地连接到同一数据线(例如，位线)。单个存取线可与存储器信元的多于一个逻辑行相关联，并且单个数据线可与多于一个逻辑列相关联。存储器信元阵列250的至少一部分的存储器信元(图2中未展示)能够被编程为至少两个目标数据状态中的一者。

提供行解码电路系统208和列解码电路系统210以对地址信号进行解码。接收地址信号并对其进行解码以存取存储器信元阵列250。存储器装置130还包含输入/输出(I/O)控制电路系统212，以管理将命令、地址和数据输入到存储器装置130以及从存储器装置130输出数据和状态信息。地址寄存器214与I/O控制电路系统212以及行解码电路系统208和列解码电路系统210通信以在解码之前锁存地址信号。命令寄存器224与I/O控制电路系统212和本地媒体控制器135通信以锁存传入命令。

控制器(例如，存储器装置130内部的本地媒体控制器135)响应于命令控制对存储器信元阵列250的存取，并生成外部存储器子系统控制器115的状态信息，即，本地媒体控制器135被配置成对存储器信元阵列250执行存取操作(例如，读取操作、编程操作和/或擦除操作)。本地媒体控制器135与行解码电路系统208和列解码电路系统210通信，以响应于地址控制行解码电路系统208和列解码电路系统210。

本地媒体控制器135还与包含高速缓存寄存器242和数据寄存器244的页高速缓存器240通信。高速缓存寄存器242锁存如由本地媒体控制器135引导的传入或传出数据以临时存储数据，同时存储器信元阵列250正忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓存寄存器242传递到数据寄存器244以传送到存储器信元阵列250；接着可将新数据从I/O控制电路系统212锁存在高速缓存寄存器242中。在读取操作期间，可将数据从高速缓存寄存器242传递到I/O控制电路系统212以输出到存储器子系统控制器115；接着可将新数据从数据寄存器244传递到高速缓存寄存器242。高速缓存寄存器242和/或数据寄存器244可形成存储器装置130的页高速缓存器240(例如，可形成其一部分)。页高速缓存器240可进一步包含感测装置(图2中未展示)以感测存储器信元阵列250的存储器信元的数据状态(例如，通过感测连接到所述存储器信元的数据线的状态)。状态寄存器222可与I/O控制电路系统212和本地存储器控制器135通信以锁存状态信息以供输出到存储器子系统控制器115。

存储器装置130进一步包含独立平面架构(IPA)电路系统150。在一个实施例中，IPA电路系统150包含：耦合到存储器阵列250的多个独立模拟驱动器电路，其中每个相应独立模拟驱动器电路与对应独立平面群组相关联；以及耦合到存储器阵列的共同模拟电路，其中共同模拟电路由所有独立模拟驱动器电路和独立平面群组共享。在一个实施例中，独立模拟驱动器电路被配置成将从共同模拟电路接收的选定模拟电压参考提供到独立平面群组的存储器平面，以便在本地媒体控制器135的方向上执行存储器存取操作。下文相对于图4提供关于IPA电路150的额外细节。

存储器装置130经由控制链路232从本地媒体控制器135接收存储器子系统控制器115处的控制信号。例如，控制信号可包含芯片启用信号CE#、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号WE#、读取启用信号RE#和写入保护信号WP#。取决于存储器装置130的性质，可进一步经由控制链路232接收额外或替代的控制信号(未展示)。在一个实施例中，存储器装置130经由多路复用的输入/输出(I/O)总线234从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，并且通过I/O总线234将数据输出到存储器子系统控制器115。

例如，可在I/O控制电路系统212处经由I/O总线234的输入/输出(I/O)引脚[7:0]接收命令且接着可将所述命令写入到命令寄存器224中。可在I/O控制电路系统212处经由I/O总线234的输入/输出(I/O)引脚[7:0]接收地址且接着可将所述地址写入到地址寄存器214中。可在I/O控制电路系统212处经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据且接着可将所述数据写入到高速缓存寄存器242中。随后可将数据写入到数据寄存器244中以用于编程存储器信元阵列250。

在实施例中，可省略高速缓存寄存器242，并且可将数据直接写入到数据寄存器244中。还可经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。尽管可参考I/O引脚，但其可包含实现通过外部装置(例如，存储器子系统控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电衬垫或导电凸块。

所属领域的技术人员应了解，可提供额外的电路系统和信号并且已简化图2的存储器装置130。应认识到，参考图2所描述的各种块组件的功能可不必分到集成电路装置的不同组件或组件部分。例如，集成电路装置的单个组件或组件部分可适于执行图2的多于一个块组件的功能。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图2的单个块组件的功能。此外，虽然根据各种信号的接收和输出的流行惯例来描述特定I/O引脚，但应注意，可在各种实施例中使用其它I/O引脚(或其它I/O节点结构)的组合或其它数目个I/O引脚(或其它I/O节点结构)。

图3是说明根据本公开的一些实施例的被配置成用于并行页高速缓存器资源存取的多平面存储器装置130的框图。存储器平面372(0)-372(3)可以各自划分成数据块，其中在存储器存取操作期间可并行地存取来自存储器平面372(0)-372(3)中的两者或更多者的不同相对数据块。例如，在存储器存取操作期间，可以各自并行地存取存储器平面372(0)的数据块382、存储器平面372(1)的数据块383、存储器平面372(2)的数据块384和存储器平面372(3)的数据块385。

存储器装置130包含划分成存储器平面372(0)-372(3)的存储器阵列250，所述存储器平面各自包含相应数目的存储器信元。多平面存储器装置130可进一步包含耦合到存储器阵列250的本地媒体控制器135(0)-135(1)。存储器信元可为非易失性存储器信元，例如NAND快闪信元，或可通常为任何类型的存储器信元。在一个实施例中，存储器平面372(0)-372(3)中的每一者包含存储器信元的相应存储器阵列。在一个实施例中，存储器平面372(0)-372(3)中的每一者可包含存储器信元的两个或更多个独立存储器阵列。

存储器平面372(0)-372(3)中的每一者可耦合到相应页缓冲器240(0)-240(3)。每个页缓冲器240(0)-240(3)可被配置成将数据提供到相应存储器平面372(0)-372(3)或从所述相应存储器平面接收数据。页缓冲器240(0)-240(3)可由本地媒体控制器135(0)-135(1)控制。从相应存储器平面372(0)-372(3)接收的数据可分别锁存在页缓冲器240(0)-240(3)处，并且由本地媒体控制器135(0)-135(1)检索并经由NVMe接口提供到存储器子系统控制器115。

在一个实施例中，存储器阵列250的存储器平面372(0)-372(3)可以多个独立平面群组布置。例如，存储器平面372(0)-372(1)可以是第一独立平面群组的一部分，并且存储器平面372(2)-372(3)可以是第二独立平面群组的一部分。这仅为一个实例，且应理解，其它布置是可能的，包含不同数目的群组和/或每个群组中的不同数目的平面。在一个实施例中，每个独立平面群组的存储器平面耦合到相应存取驱动器电路374(0)-374(1)，例如存取线驱动器电路。在一个实施例中，驱动器电路374(0)-374(1)是独立平面存取电路150的一部分。驱动器电路374(0)-374(1)可被配置成调节相关联存储器平面372(0)-372(3)的相应块的页以用于存储器存取操作，例如对数据进行编程(即，写入数据)、读取数据或擦除数据。驱动器电路374(0)-374(1)中的每一者可耦合到与相应存储器平面372(0)-372(3)相关联的相应全局存取线。全局存取线中的每一者可在与块内的页相关联的存储器存取操作期间选择性地耦合到平面的块内的相应本地存取线。可基于来自本地媒体控制器135(0)-135(1)的信号来控制驱动器电路374(0)-374(1)。驱动器电路374(0)-374(1)中的每一者可包含或耦合到相应电力电路，且可基于由相应电力电路提供的电压而将电压提供到相应存取线。由电力电路提供的电压可基于从本地媒体控制器135(0)-135(1)接收的信号。在一个实施例中，独立平面存取电路进一步包含共同模拟电路375，其由所有独立模拟驱动器电路374(0)-374(1)和独立平面群组共享。

本地媒体控制器135(0)-135(1)可控制驱动器电路374(0)-374(1)和页高速缓存器240(0)-240(3)以并行地执行与(例如，从存储器子系统控制器115接收的)存储器命令和地址对的群组中的每一者相关联的存储器存取操作。例如，本地媒体控制器135(0)可控制驱动器电路374(0)并且本地媒体控制器135(1)可控制驱动器电路374(1)以执行并行存储器存取操作。本地媒体控制器135(0)-135(1)可包含：电力控制电路，其串行地配置驱动器电路374(0)-374(3)中的两者或更多者以用于并行存储器存取操作；以及存取控制电路，其被配置成控制缓冲器240(0)-240(3)中的两者或更多者以感测和锁存来自相应存储器平面372(0)-372(3)的数据，或将数据编程到相应存储器平面372(0)-372(3)，以执行并行存储器存取操作。

在操作中，本地媒体控制器135(0)-135(1)可经由ONFI总线接收存储器命令和地址对的群组，其中每一对并行或串行地到达。在一些实例中，存储器命令和地址对的群组可各自与存储器阵列250的不同相应存储器平面372(0)-372(3)相关联。本地媒体控制器135可被配置成响应于存储器命令和地址对的群组而针对存储器阵列250的不同存储器平面372(0)-372(3)执行并行存储器存取操作(例如，读取操作或编程操作)。例如，本地媒体控制器135(0)-135(1)的电力控制电路可基于相应页类型(例如，UP、MP、LP、XP、SLC/MLC/TLC/QLC页)针对并行存储器存取操作而串行地配置用于与存储器命令和地址对的群组相关联的两个或更多个存储器平面372(0)-372(3)的驱动器电路374(0)-374(1)。在存取线驱动器电路374(0)-374(1)已经配置之后，本地媒体控制器135的存取控制电路可并行地控制页高速缓存器240(0)-240(3)在并行存储器存取操作期间存取与存储器命令和地址对的群组相关联的两个或更多个存储器平面372(0)-372(3)中的每一者的相应页，例如检索数据或写入数据。例如，存取控制电路可并行地(例如，并行和/或同时)控制页高速缓存器240(0)-240(3)以对位线进行充电/放电、感测来自两个或更多个存储器平面372(0)-372(3)的数据和/或锁存所述数据。

基于从本地媒体控制器135(0)-135(1)接收的信号，耦合到与存储器命令和地址命令对的群组相关联的存储器平面372(0)-372(3)的驱动器电路374(0)-374(1)可从相关联存储器平面372(0)-372(3)选择存储器块或存储器信元以用于存储器操作，例如读取、编程和/或擦除操作。驱动器电路374(0)-374(1)可驱动与相应存储器平面372(0)-372(3)相关联的不同相应全局存取线。作为实例，驱动器电路374(0)可在与存储器平面372(0)和/或372(1)相关联的第一全局存取线上驱动第一电压，并且驱动器电路374(1)可在与存储器平面372(2)和/或372(3)相关联的第三全局存取线上驱动第二电压。在一些实例中，除了与待存取的存储器平面372(0)-372(3)的页相关联的存取线之外，可以在所有存取线上提供通过电压。本地媒体控制器135(0)-135(1)、驱动器电路374(0)-374(1)可允许并行地存取存储器信元的不同相应块内的不同相应页和页高速缓存器240(0)-240(3)。例如，可并行地存取第一存储器平面的第一块的第一页以及第二存储器平面的第二块的第二页，而不管页类型如何。

页高速缓存器240(0)-240(3)可响应于来自本地媒体控制器135(0)-135(1)和相应存储器平面372(0)-372(3)的信号而在存储器存取操作期间将数据提供到本地媒体控制器135(0)-135(1)或从所述本地媒体控制器接收数据。本地媒体控制器135(0)-135(1)可将所接收的数据提供到存储器子系统控制器115。

应了解，存储器装置130可包含多于或少于四个存储器平面、驱动器电路和页高速缓存器。还将了解，相应全局存取线可包含8、16、32、64、128个等全局存取线。当不同相应页具有不同页类型时，本地媒体控制器135(0)-135(1)和驱动器电路374(0)-374(1)可并行地存取不同存储器平面的不同相应块内的不同相应页。

图4是说明根据本公开的一些实施例的存储器装置130中的独立平面架构的框图。如所说明，存储器装置130包含以两个独立平面群组(IPG)450和452布置的多个存储器平面(即，平面0-平面5)。在其它实施例中，可存在任何数目的存储器平面和/或任何其它数目的独立平面群组。存储器平面中的每一者可包含形成于字线和位线的相交点处的存储器信元阵列。在一个实施例中，举例来说，存储器信元分组成块，所述块可进一步划分成子块，其中跨多个子块共享给定字线。在一个实施例中，每个子块对应于存储器阵列中的单独平面。与子块内的字线相关联的存储器信元群组被称为物理页。子块中的一者中的每个物理页可包含多个页类型。例如，由单层级信元(SLC)形成的物理页具有被称为下部逻辑页(LP)的单个页类型。多层级信元(MLC)物理页类型可包含LP和上部逻辑页(UP)，TLC物理页类型是LP、UP和额外逻辑页(XP)，并且QLC物理页类型是LP、UP、XP和顶部逻辑页(TP)。例如，由QLC存储器类型的存储器信元形成的物理页可具有总共四个逻辑页，其中每个逻辑页可存储不同于存储在与所述物理页相关联的其它逻辑页中的数据的数据。取决于所使用的编程方案，存储器信元的每个逻辑页可在单独的编程遍次中进行编程，或者多个逻辑页可以一起进行编程。例如，在QLC物理页中，LP可在一个遍次上进行编程，并且UP、XP和TP可在第二遍次上进行编程。其它编程方案是可能的。

在一个实施例中，独立平面群组450和452中的每一者具有相关联的独立模拟驱动器电路460和462。独立模拟驱动器电路460和462可表示图3的驱动器374(0)-374(1)。在一个实施例中，存在共享的共同模拟电路470。共同模拟电路470可表示图3的共同电路375。独立模拟驱动器电路460和462以及共同模拟电路470一起形成独立平面架构电路系统150。取决于实施例，独立平面架构电路系统150可包含额外和/或不同组件。在一个实施例中，存储器装置进一步包含由独立平面群组450和452共享的共同数据路径490，以及共同命令接口495。在一个实施例中，独立模拟驱动器电路460和462被配置成将从共同模拟电路470接收的选定模拟电压参考提供到独立平面群组450和452的存储器平面，以便执行存储器存取操作。例如，共同模拟电路470可包含表示用于单独模拟驱动器电路460和462的一阶参考(例如，带隙、页缓冲器参考、温度计)和其它二阶参考的多个模拟参考。共同模拟电路470可进一步包含用于分辨何时存储器裸片将通电或何时存在电力损耗的通电/断电检测器，以及可共享(例如，仅执行一次以节省电力)的任何其它组件。然而，独立模拟驱动器电路460和462可包含独立地操作而不考虑其它独立平面群组的其它组件(例如，DC转换器、X和Y衬垫驱动器)。

在一个实施例中，存储器装置130的每个独立平面群组450和460可具有对应相应媒体控制器。例如，主控制逻辑480可与独立平面群组450相关联，并且副控制逻辑482可与独立平面群组452相关联。主控制逻辑480和副控制逻辑482可表示图3的媒体控制器135(0)-135(1)。每个媒体控制器被配置成对对应独立平面群组中的存储器平面执行存储器存取操作(例如，使对应相应模拟驱动器电路将从共同模拟电路接收的电压信号施加到对应独立平面群组的某一存储器平面或多个存储器平面)。在某些情形下，可因为电力消耗目的而停用副控制逻辑482，并且主控制逻辑480可对多个独立平面群组(即，群组450和群组452)的存储器平面执行操作。然而，当两者仍活动时，主控制逻辑480和副控制逻辑482可并行地(例如，在时间上至少部分地重叠)对每个相应独立平面群组的存储器平面执行异步存储器存取操作，如图5中所说明。

图5是说明根据本公开的一些实施例的具有独立平面架构的存储器装置中的存储器存取操作的并行执行的图。当存储器装置130包含独立平面架构电路150时，如上文所描述，主控制逻辑480和副控制逻辑482可对相应独立平面群组执行异步存储器存取操作。例如，如果主控制逻辑480正对独立平面群组450(IPG0)的存储器平面执行编程(pgm)操作，则副控制逻辑482可对独立平面群组452(IPG1)的存储器平面执行编程操作、擦除操作、读取操作或一或多个独立字线(IWL)读取操作中的任一者，如502处所示。类似地，如果主控制逻辑480正对独立平面群组450(IPG0)的存储器平面执行擦除操作，则副控制逻辑482可对独立平面群组452(IPG1)的存储器平面执行编程操作、擦除操作、读取操作或一或多个独立字线(IWL)读取操作中的任一者，如504处所示。另外，如果主控制逻辑480正对独立平面群组450(IPG0)的存储器平面执行读取操作，则副控制逻辑482可对独立平面群组452(IPG1)的存储器平面执行编程操作、擦除操作、读取操作或一或多个独立字线(IWL)读取操作中的任一者，如506处所示。此外，如果主控制逻辑480正对独立平面群组450(IPG0)的存储器平面执行一或多个独立字线(IWL)读取操作，则副控制逻辑482可对独立平面群组452(IPG1)的存储器平面执行编程操作、擦除操作、读取操作或一或多个独立字线(IWL)读取操作中的任一者，如508处所示。

再次参考图4，存储器装置130并入有特定设计特征以减少并行异步存储器存取操作期间的噪声。在一个实施例中，存储器装置130的组件物理地分到某些区段中。例如，由于独立平面群组450和452中的每一者及其对应模拟驱动器电路460和462利用高电流且具有低余量，因此它们可各自在单独区段中。另外，由于数据路径490、共同模拟电路470、主控制逻辑480、副控制逻辑482和命令接口495利用较低电流且具有较高余量，因此这些组件可一起安置在与独立平面群组分开的区段中。可通过在存储器装置130的不同区段内使用不同电压源/调节器、不同金属布线和不同UI衬垫来实现所述隔离。另外，在区段(例如，在电路系统所位于的p掺杂区之间的n掺杂区)之间的衬底中还可存在物理势垒。在异步存储器存取操作的敏感阶段期间(例如，当在独立平面群组450上发生嘈杂操作，且并行地独立平面群组452上发生敏感操作时)，所述隔离防止与交叉噪声相关联的负侧效应。

图6是根据本公开的一些实施例的具有独立平面架构的存储器装置中的省电操作的实例方法的流程图。方法600可由可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合的处理逻辑执行。在一些实施例中，方法600由图1的本地媒体控制器135执行。虽然以特定顺序或次序展示，但除非另外规定，否则可修改过程的次序。因此，说明的实施例应仅作为实例理解，且说明的过程可以不同次序执行，且一些过程可并行执行。另外，可以在各种实施例中省略一或多个过程。因此，并非每一实施例中都需要所有过程。其它过程流程是可能的。

在操作605处，接收请求。例如，存储器装置130可接收对执行对应存储器存取操作的多个存储器存取命令/请求。所述请求可包含在存储器装置130的存储器阵列中标识对应位置的相应地址。取决于实施例，存储器存取操作可包含读取操作、编程操作、擦除操作或某一其它类型的操作。在一个实施例中，在命令接口495处从例如存储器子系统控制器115的存储器接口113或主机系统120之类的请求方接收请求。

在操作610处，作出确定。例如，控制逻辑可确定存储器装置130是否被配置成利用独立平面群组。在一个实施例中，存储器装置130可被配置成出于两个操作模式中的任一者，例如第一操作模式或第二操作模式。在第一操作模式下，可并行地启用一或多个控制逻辑元件。在一个实施例中，启用(即，激活)主控制逻辑480和副控制逻辑482两者以对对应独立平面群组450和452执行相应异步存储器存取操作。在另一实施例中，响应于给定请求而仅启用一个控制逻辑元件(例如，副控制逻辑482)，而其它控制逻辑元件(例如，主控制逻辑480)保持可用于处理其它请求。在第二操作模式下，仅启用一个控制逻辑元件，而停用控制逻辑元件的剩余部分。在一个实施例中，启用主控制逻辑480，并且停用(即，撤销激活)副控制逻辑482。在一个实施例中，响应于在命令接口495处(例如，从存储器子系统控制器115的存储器接口113或主机系统120)接收的命令或控制信号而设置操作模式。

如果确定存储器装置被配置成利用独立平面群组，则在操作615处，启用一或多个控制逻辑元件。在一个实施例中，启用(即，激活)主控制逻辑480和副控制逻辑482两者以对对应独立平面群组450和452执行相应异步存储器存取操作。在一个实施例中，主控制逻辑480将信号发送到副控制逻辑482以使副控制逻辑482被激活。在另一实施例中，主控制逻辑480撤销确证原本将提供到模拟驱动器电路462的控制信号。在另一实施例中，响应于给定请求而启用主控制逻辑480或副控制逻辑482中的仅一者，而其它控制逻辑元件保持可用于处理其它请求，所述其它请求可随后或并行地接收。

在操作620处，执行并行存储器存取操作。例如，存储器装置130可使主控制逻辑480和副控制逻辑482使用相应独立模拟驱动器电路460和462对独立平面群组450和452的存储器平面执行异步存储器存取操作。在一个实施例中，主控制逻辑480可使模拟驱动器电路460将来自共同模拟电路470的参考电压信号施加到独立平面群组450的存储器平面，且并行地(即，在时间上至少部分地重叠)副控制逻辑482使模拟驱动器电路462将来自共同模拟电路470的参考电压信号施加到独立平面群组452的存储器平面。

如果在操作610处确定存储器装置未被配置成利用独立平面群组，则在操作625处，仅启用一个控制逻辑元件，而停用控制逻辑元件的剩余部分。在一个实施例中，启用主控制逻辑480，并且停用(即，撤销激活)副控制逻辑482。在一个实施例中，主控制逻辑480将信号发送到副控制逻辑482以使副控制逻辑482被撤销激活。在另一实施例中，主控制逻辑480确证提供到模拟驱动器电路462的控制信号。

在操作630处，执行依序存储器存取操作。例如，存储器装置130可使主控制逻辑480使用相应独立模拟驱动器电路460或462依序对独立平面群组450和452中的任一者的存储器平面执行存储器存取操作。在一个实施例中，主控制逻辑480可使模拟驱动器电路460将来自共同模拟电路470的参考电压信号施加到独立平面群组450的存储器平面，或可使模拟驱动器电路462将来自共同模拟电路470的参考电压信号施加到独立平面群组452的存储器平面。如图5中所说明，第二操作模式充当传统模式，其中可一次对独立平面群组450(IPG0)或独立平面群组452(IPG1)中的任一者或两者的存储器平面执行编程操作、擦除操作、读取操作或一或多个独立字线(IWL)读取操作中的仅一者，如500处所示。

图7说明计算机系统700的实例机器，在所述计算机系统内可执行用于使机器执行本文中所论述的方法中的任何一或多者的指令集。在一些实施例中，计算机系统700可对应于主机系统(例如，图1的主机系统120)，其包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)或可用于执行控制器的操作。在替代实施例中，所述机器可连接(例如，联网)到LAN、内联网、外联网和/或因特网中的其它机器。所述机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而在客户端-服务器网络环境中的服务器或客户端机器的容量中进行操作。

所述机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行指定将由所述机器采取的动作的指令集的任何机器。另外，虽然说明了单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地执行指令的集合(或多个集合)以执行本文中所论述的方法中的任何一或多种。

实例计算机系统700包含处理装置702、主存储器704(例如，只读存储器(ROM)、快闪存储器、例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等动态随机存取存储器(DRAM))、静态存储器706(例如，快闪存储器、静态随机存取存储器(SRAM)等)，以及数据存储系统718，它们经由总线730彼此通信。

处理装置702表示一或多个通用处理装置，例如微处理器、中央处理单元等。更具体地说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置702也可以是一或多个专用处理装置，如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置702被配置成执行指令726以用于执行本文中所论述的操作和步骤。计算机系统700可进一步包含网络接口装置708以经由网络720进行通信。

数据存储系统718可包含机器可读存储媒体724(也被称为计算机可读媒体，例如非暂时性计算机可读媒体)，其上存储有一或多个指令集726或体现本文中所描述的方法或功能中的任何一或多者的软件。指令726还可在其由计算机系统700执行期间完全或至少部分地驻留在主存储器704内和/或处理装置702内，主存储器704和处理装置702也构成机器可读存储媒体。机器可读存储媒体724、数据存储系统718，和/或主存储器704可对应于图1的存储器子系统110。

虽然在实例实施例中机器可读存储媒体724展示为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集且使机器执行本公开的方法中的任何一或多种的任何媒体。因此，术语“机器可读存储媒体”应被认为包含但不限于固态存储器、光学媒体和磁性媒体。

已依据计算机存储器内的数据位的操作的算法和符号表示呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。算法在这里并且通常被认为是产生所需结果的操作的自洽序列。所述操作是需要对物理量进行物理操控的操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操控的电或磁信号的形式。有时，主要出于通用的原因，已证明将这些信号称为位、值、元件、符号、字符、术语、数字等是方便的。

然而，应牢记，所有这些和类似术语应与适当物理量相关联，且仅为应用于这些量的方便标签。本公开可指将计算机系统的寄存器和存储器内的表示为物理(电子)量的数据操控和变换为计算机系统存储器或寄存器或其它这类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。

本公开还涉及用于执行本文中的操作的设备。此设备可出于预期目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘，包含软盘、光盘、CD-ROM和磁性光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡，或适合于存储电子指令的任何类型的媒体，它们各自耦合到计算机系统总线。

本文中呈现的算法和显示本质上不与任何特定计算机或其它设备相关。各种通用系统可与根据本文中的教示的程序一起使用，或其可证明构造更加专用的设备以执行所述方法是方便的。将如下文描述中所阐述的那样呈现各种这些系统的结构。另外，不参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施如本文中所描述的本公开的教示。

本公开可提供为计算机程序产品或软件，其可包含在其上存储有可用于编程计算机系统(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机构。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等。

在前述说明书中，本公开的实施例已经参考其具体实例实施例进行描述。将显而易见的是，可以在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进行各种修改。因此，说明书和图式应被视为说明性的而非限制性的。

Claims (20)

1.一种存储器装置，其包括：

存储器阵列，其包括多个存储器平面，其中所述多个存储器平面以多个独立平面群组布置，并且其中所述多个独立平面群组中的每一者包括所述多个存储器平面中的一或多者；

多个独立模拟驱动器电路，其耦合到所述存储器阵列，其中所述多个独立模拟驱动器电路中的相应一者与所述多个独立平面群组中的相应一者相关联；

共同模拟电路，其耦合到所述存储器阵列，其中所述共同模拟电路由所述多个独立模拟驱动器电路和所述多个独立平面群组共享；以及

多个控制逻辑元件，其中所述多个控制逻辑元件中的相应一者与所述多个独立模拟驱动器电路中的相应一者和所述多个独立平面群组中的相应一者相关联。

2.根据权利要求1所述的存储器装置，其中当所述存储器装置被配置成处于第一操作模式时，所述多个控制逻辑元件被配置成使用所述多个独立模拟驱动器电路中的至少两者并行地对所述多个独立平面群组中的至少两者的存储器平面执行异步存储器存取操作。

3.根据权利要求1所述的存储器装置，其中所述多个控制逻辑元件中的第一控制逻辑元件选择性地耦合到所述多个模拟驱动器电路中的每一者和所述多个独立平面群组中的每一者。

4.根据权利要求3所述的存储器装置，其中当所述存储器装置被配置成处于第二操作模式时，启用所述多个控制逻辑元件中的所述第一控制逻辑元件且停用所述多个控制逻辑元件中的剩余部分，并且其中所述第一控制逻辑元件被配置成使用所述多个独立模拟驱动器电路中的一或多者对所述多个独立平面群组中的任一者的一或多个存储器平面执行存储器存取操作。

5.根据权利要求1所述的存储器装置，其进一步包括：

共同数据路径，其由所述多个独立平面群组共享；以及

共同命令接口，其由所述多个控制逻辑元件共享。

6.根据权利要求1所述的存储器装置，其中所述多个独立平面群组中的一者和所述多个独立模拟驱动器电路中的一者的每个相应对与所述多个独立平面群组和所述多个独立模拟驱动器电路的其它对以及所述多个控制逻辑元件隔离以减少信号噪声。

7.根据权利要求1所述的存储器装置，其中所述共同模拟电路包括与在所述存储器装置中执行存储器存取操作相关联的多个模拟电压参考。

8.根据权利要求7所述的存储器装置，其中所述多个独立模拟驱动器电路被配置成将从所述共同模拟电路接收的所述多个模拟电压参考中的选定者提供到所述多个独立平面群组中的所述相应者的存储器平面以执行所述存储器存取操作。

9.一种存储器装置，其包括：

存储器阵列，其包括多个存储器平面，其中所述多个存储器平面的第一子集与第一独立平面群组相关联，并且所述多个存储器平面的第二子集与第二独立平面群组相关联；

与所述第一独立平面群组相关联的第一独立模拟驱动器电路和与所述第二独立平面群组相关联的第二独立模拟驱动器电路；

共同模拟电路，其耦合到所述存储器阵列，其中所述共同模拟电路由所述第一和第二独立模拟驱动器电路以及所述第一和第二独立平面群组共享；以及

与所述第一独立模拟驱动器电路和所述第一独立平面群组相关联的第一控制逻辑元件，以及与所述第二独立模拟驱动器电路和所述第二独立平面群组相关联的第二控制逻辑元件。

10.根据权利要求9所述的存储器装置，其中当所述存储器装置被配置成处于第一操作模式时，所述第一控制逻辑元件被配置成使用所述第一独立模拟驱动器电路对所述第一独立平面群组执行第一异步存储器存取操作，并且并行地，所述第二控制逻辑元件被配置成使用所述第二独立模拟驱动器电路对所述第二独立平面群组执行第二异步存储器存取操作。

11.根据权利要求9所述的存储器装置，其中所述第一控制逻辑元件选择性地耦合到所述第二独立模拟驱动器电路和所述第二独立平面群组。

12.根据权利要求11所述的存储器装置，其中当所述存储器装置被配置成处于第二操作模式时，启用所述第一控制逻辑元件且停用所述第二控制逻辑元件，并且其中所述第一控制逻辑元件被配置成使用所述第一和第二独立模拟驱动器电路中的一或多者对所述第一和第二独立平面群组中的任一者的一或多个存储器平面执行存储器存取操作。

13.根据权利要求9所述的存储器装置，其进一步包括：

共同数据路径，其由所述第一和第二独立平面群组共享；以及

共同命令接口，其由所述第一和第二控制逻辑元件共享。

14.根据权利要求9所述的存储器装置，其中所述第一独立平面群组和所述第一独立模拟驱动器电路与所述第二独立平面群组和所述第二独立模拟驱动器电路以及所述第一和第二控制逻辑元件隔离以减少信号噪声。

15.根据权利要求9所述的存储器装置，其中所述共同模拟电路包括与在所述存储器装置中执行存储器存取操作相关联的多个模拟电压参考。

16.根据权利要求15所述的存储器装置，其中所述第一和第二独立模拟驱动器电路被配置成将从所述共同模拟电路接收的所述多个模拟电压参考中的选定者提供到所述第一和第二独立平面群组的存储器平面以执行所述存储器存取操作。

17.一种方法，其包括：

在存储器装置处接收对所述存储器装置的存储器阵列执行存储器存取操作的多个请求，所述存储器阵列包括多个存储器平面，其中所述多个存储器平面以多个独立平面群组布置，并且其中所述多个独立平面群组中的每一者包括所述多个存储器平面中的一或多者；

确定所述存储器装置是否被配置成利用独立平面群组；

响应于确定所述存储器装置被配置成利用独立平面群组，启用多个控制逻辑元件，其中所述多个控制逻辑元件中的相应一者与所述多个独立平面群组中的相应一者相关联；以及

使所述多个控制逻辑元件使用多个独立模拟驱动器电路中的相应者并行地对所述多个独立平面群组中的两者或更多者的所述存储器平面执行所述存储器存取操作。

18.根据权利要求17所述的方法，其进一步包括：

响应于确定所述存储器装置未被配置成利用独立平面群组，启用所述多个控制逻辑元件中的第一控制逻辑元件且停用所述多个控制逻辑元件中的剩余部分；以及

使所述第一控制逻辑元件使用所述多个独立模拟驱动器电路中的相应一者依序对所述多个独立平面群组中的一或多者的存储器平面执行所述存储器存取操作。

19.根据权利要求17所述的方法，其中所述存储器装置包括耦合到所述存储器阵列的共同模拟电路，并且其中所述共同模拟电路由所述多个独立平面群组共享。

20.根据权利要求17所述的方法，其中在由所述多个控制逻辑元件共享的所述存储器装置的共同命令接口处接收对执行所述存储器存取操作的所述多个请求。

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