CN115690858A - 感测装置、感测装置的制作方法以及电子装置 - Google Patents

感测装置、感测装置的制作方法以及电子装置 Download PDF

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Abstract

本公开提供一种感测装置的制作方法，包含：提供基板；形成电路组件于基板上；形成一感测组件于基板上；形成平坦化层于感测组件以及电路组件上；形成第一开口于平坦化层，第一开口与电路组件重叠；以及形成第二开口于平坦化层，第二开口与感测组件重叠，并且，第一开口与第二开口是借由不同的制程所形成。本公开亦提供一种感测装置以及一种包含前述感测装置的电子装置。

Description

感测装置、感测装置的制作方法以及电子装置
技术领域
本公开是有关于感测装置，且特别是有关于可改善感测装置的灵敏度的感测装置的制作方法。
背景技术
光学感测装置广泛地应用于智能型手机、穿戴式装置等消费电子产品，已成为现代社会不可或缺的必需品。随着这类消费电子产品的蓬勃发展，消费者对这些产品的质量、功能或价格抱有很高的期望。
光学感测装置中的感测组件可将接收的光线转换为电信号，产生的电信号可传输至光学感测装置中的驱动组件以及逻辑电路等进行处理以及分析。一般而言，感测组件的灵敏度受到量子效率(quantum efficiency)以及光电转换效率等影响，而光电转换效率主要受到感测组件的等效电容影响。
为了改善感测装置的效能，发展出可进一步改善感测组件的灵敏度的感测装置的制作方法(例如，微缩化感测组件的使得其等效电容降低的制程)仍为目前业界致力研究的课题之一。
发明内容
根据本公开一些实施例，提供一种感测装置的制作方法，包含：提供基板；形成电路组件于基板上；形成一感测组件于基板上；形成平坦化层于感测组件以及电路组件上；形成第一开口于平坦化层，第一开口与电路组件重叠；以及形成第二开口于平坦化层，第二开口与感测组件重叠，并且，第一开口与第二开口是借由不同的制程所形成。
根据本公开一些实施例，提供一种感测装置，包含基板、电路组件、感测组件以及平坦化层，电路组件设置于基板上，感测组件设置于基板上，平坦化层设置于感测组件以及电路组件上，平坦化层包含第一开口以及第二开口，第一开口与电路组件重叠，第二开口与感测组件重叠。并且，第一开口的侧壁相对于基板的平面具有第一角度，第二开口的侧壁相对于基板的平面具有第二角度，且第一角度小于第二角度。
根据本公开一些实施例，提供一种电子装置，包含显示设备以及前述的感测装置，感测装置设置于显示设备下方。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A至图1E显示根据本公开一些实施例中，于不同的制程阶段中的感测装置的剖面结构示意图；
图2显示根据本公开一些实施例中，感测装置的等效电路图；
图3显示根据本公开一些实施例中，感测装置的局部放大的剖面结构示意图；
图4A至图4E显示根据本公开一些实施例中，于不同的制程阶段中的感测装置的剖面结构示意图；
图5显示根据本公开一些实施例中，电子装置的示意图。
符号说明
1:电子装置
10A、10B:感测装置
20:显示设备
100A:结构层
100a:第一掺杂层
100b:本质层
100c:第二掺杂层
100d:导电层
102:基板
104a、104b1、104b2、104c、104d:钝化层
104e-1、104e-2、108e-1、108e-2:边缘
104p-1、104p-2、108p-1、108p-2:开口
106a、106b、106c、106d:导电层
108a、108b、108c:平坦层
110a、110b:介电层
112a、112b:遮光层
130:集光组件
BP:接合结构
CE:电路组件
D1、D2:距离
FP:手指
H1、H2:深度
0.5H1、0.5H2:二分之一的高度
L:光线
RC:顶角
RL:反射光
S1、S2:侧壁
SE:感测组件
TR1、TR2、TR3:薄膜晶体管
V1、V2:通孔
W1、W2、W3、W4:宽度
θ1、θ2:角度
具体实施方式
以下针对本公开实施例的感测装置的制作方法、感测装置以及电子装置作详细说明。应了解的是，以下的叙述提供许多不同的实施例，用以实施本公开一些实施例的不同态样。以下所述特定的组件及排列方式仅为简单清楚描述本公开一些实施例。当然，这些仅用以举例而非本公开的限定。此外，在不同实施例中可能使用类似及/或对应的标号标示类似及/或对应的组件，以清楚描述本公开。然而，这些类似及/或对应的标号的使用仅为了简单清楚地叙述本公开一些实施例，不代表所讨论的不同实施例及/或结构之间具有任何关联性。
应理解的是，实施例中可能使用相对性用语，例如「较低」或「底部」或「较高」或「顶部」，以描述附图的一个组件对于另一组件的相对关系。可理解的是，如果将附图的装置翻转使其上下颠倒，则所叙述在「较低」侧的组件将会成为在「较高」侧的组件。本公开实施例可配合附图一并理解，本公开的附图亦被视为公开说明的一部分。应理解的是，本公开的附图并未按照比例绘制，事实上，可能任意的放大或缩小组件的尺寸以便清楚表现出本公开的特征。
再者，当述及一第一材料层位于一第二材料层上或之上时，可能包含第一材料层与第二材料层直接接触的情形或第一材料层与第二材料层之间可能不直接接触，亦即第一材料层与第二材料层之间可能间隔有一或更多其它材料层的情形。但若第一材料层直接位于第二材料层上时，即表示第一材料层与第二材料层直接接触的情形。
此外，应理解的是，说明书与权利要求书中所使用的序数例如「第一」、「第二」等的用词用以修饰组件，其本身并不意含及代表该(或该些)组件有任何之前的序数，也不代表某一组件与另一组件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的组件得以和另一具有相同命名的组件能作出清楚区分。权利要求书与说明书中可不使用相同用词，例如，说明书中的第一组件在权利要求中可能为第二组件。
在本公开一些实施例中，关于接合、连接的用语例如「连接」、「互连」等，除非特别定义，否则可指两个结构是直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包含两个结构都可移动，或者两个结构都固定的情况。此外，用语「电性连接」或「电性耦接」包含任何直接及间接的电性连接手段。
于文中，「约」、「实质上」的用语通常表示在一给定值或范围的10％内、或5％内、或3％之内、或2％之内、或1％之内、或0.5％之内。在此给定的数量为大约的数量，亦即在没有特定说明「约」、「实质上」的情况下，仍可隐含「约」、「实质上」的含义。用语「范围介于第一数值及第二数值之间」表示所述范围包含第一数值、第二数值以及它们之间的其它数值。
应理解的是，以下所举实施例可以在不脱离本公开的精神下，可将数个不同实施例中的特征进行替换、重组、结合以完成其它实施例。各实施例间特征只要不违背发明精神或相冲突，均可任意结合搭配使用。
除非另外定义，在此使用的全部用语(包含技术及科学用语)具有与本公开所属技术领域的技术人员通常理解的相同涵义。能理解的是，这些用语例如在通常使用的字典中定义用语，应被解读成具有与相关技术及本公开的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本公开实施例有特别定义。
平坦化层材料广泛地被使用于半导体以及面板制程，按照材料特性可以分为非光敏性(non-photosensitive)以及光敏性(photosensitive)。非光敏性的平坦化层材料需借由蚀刻制程进行图案化，其可以达成尺寸较小的开口，但平坦化层的厚度无法太厚，因此于平坦性以及杂散电容的表现较差。光敏性的平坦化层材料借由曝光与显影制程即可进行图案化，因此平坦化层的厚度可以比较厚、减少杂散电容的产生，但形成小尺寸开口的能力较差，于高分辨率的产品应用受限。
根据本公开实施例，提供的感测装置的制作方法包含使用不同的图案化制程于平坦化层的特定位置形成开口，可以综合地改善平坦化层的平坦性、厚度以及开口的分辨率，借此可以微缩化感测组件的尺寸、减少杂散电容的产生，因此可以降低感测组件的等效电容，改善感测组件的灵敏度或提升感测装置的整体效能。
请参照图1A至图1E，图1A至图1E显示根据本公开一些实施例中，于不同的制程阶段中的感测装置10A的剖面结构示意图。应理解的是，根据一些实施例，可于感测装置10A的制作方法进行前、进行中及/或进行后提供额外的操作步骤。根据一些实施例，所述的一些操作步骤可能被取代或省略。根据一些实施例，所述的一些操作步骤的顺序为可互换的。
首先，请参照图1A，提供基板102。根据一些实施例，可形成结构层100A于基板102上。根据一些实施例，可于形成结构层100A之前，先形成缓冲层(未示出)于基板102上，接着再形成结构层100A于缓冲层上。根据一些实施例，结构层100A可包含薄膜晶体管，例如附图中示出的薄膜晶体管TR1、薄膜晶体管TR2以及薄膜晶体管TR3，且结构层100A可包含与薄膜晶体管电性连接的导电组件及信号线、形成于导电组件之间的绝缘层、以及平坦化层等。根据一些实施例，信号线例如可包含电流信号线、电压信号线、高频信号线、低频信号线，且信号线可传递组件工作电压(VDD)、公共接地端电压(VSS)、或是驱动组件端电压，本公开不以此为限。
根据一些实施例，薄膜晶体管可包含开关晶体管(switching transistor)、驱动晶体管、重置晶体管(reset transistor)、晶体管放大器(transistor amplifier)或其它合适的薄膜晶体管。具体而言，根据一些实施例，薄膜晶体管TR1可为重置晶体管，薄膜晶体管TR2可为晶体管放大器或源极跟随器(source follower)，薄膜晶体管TR3可为开关晶体管，但不限于此。
应理解的是，薄膜晶体管的数量不限于图中所示出者，根据不同的实施例，感测装置10A可具有其它合适数量或种类的薄膜晶体管。再者，薄膜晶体管的种类可包含上栅极(top gate)薄膜晶体管、下栅极(bottom gate)薄膜晶体管、双栅极(dual gate或doublegate)薄膜晶体管或前述的组合。根据一些实施例，薄膜晶体管可进一步与电容组件电性连接，但不限于此。再者，薄膜晶体管可包含至少一个半导体层、栅极介电层以与门极电极层。根据一些实施例，半导体层的材料可包括非晶硅、多晶硅或金属氧化物。且不同的薄膜晶体管可包含不同的半导体材料。例如薄膜晶体管TR1或薄膜晶体管TR3的半导体材料为金属氧化物，薄膜晶体管TR2的半导体材料为多晶硅。根据一些实施例，薄膜晶体管TR1、薄膜晶体管TR2与薄膜晶体管TR3的半导体材料皆为多晶硅。薄膜晶体管可以本领域技术人员所熟知的各种形式存在，关于薄膜晶体管的详细结构于此便不再赘述。
再者，如图1A所示，根据一些实施例，结构层100A可包含接合结构BP，接合结构BP可作为感测装置10A的外部引线接合区(outer lead bonding area，OLB)。详细而言，接合结构BP可包含一部分的导电层106a以及导电层106b。根据一些实施例，覆晶薄膜(chip onfilm，COF)可借由导电胶与接合结构BP电性连接。
根据一些实施例，基板102可包含可挠式基板、刚性基板或前述的组合，但不限于此。根据一些实施例，基板102的材料可包含玻璃、石英、蓝宝石(sapphire)、陶瓷、聚酰亚胺(polyimide，PI)、聚碳酸酯(polycarbonate，PC)、聚对苯二甲酸乙二酯(polyethyleneterephthalate，PET)、聚丙烯(polypropylene，PP)、其它合适的材料或前述的组合，但不限于此。再者，根据一些实施例，基板102可包含金属-玻璃纤维复合板材、或金属-陶瓷复合板材，但不限于此。此外，基板102的透光率不加以限制，亦即，基板102可为透光基板、半透光基板或不透光基板。
接着，可形成电路组件CE于基板102上。根据一些实施例，电路组件CE可用以提供共同电压信号，例如，电路组件CE可与系统电压线电性连接，或者与接合结构BP电性连接。如图1A所示，电路组件CE可为金属堆栈结构，可包含多个层金属层别，例如，一部分的导电层106a以及导电层106b。
详细而言，可借由图案化制程移除结构层100A中的一部分的栅极介电层以及介电层以形成通孔V1，接着形成导电层106a于通孔V1中，之后再形成钝化层104a于导电层106a上方。接着，可形成平坦化层108a于钝化层104a上方，且平坦化层108a覆盖前述导电层106a以及钝化层104a。再者，可借由图案化制程移除一部分的平坦化层108a，使得平坦化层108a覆盖薄膜晶体管TR1、薄膜晶体管TR2以及薄膜晶体管TR3，但未覆盖接合结构BP。接着，可借由图案化制程移除一部分的平坦化层108a以形成通孔V2，接着形成钝化层104b1于平坦化层108a上以及通孔V2中，之后再形成导电层106b于钝化层104b1上以及通孔V2中。
如图1A所示，一部分的导电层106b可穿过平坦化层108a以及钝化层104b1与导电层106a电性连接，而导电层106a例如可穿过栅极介电层(未标示)以及介电层(未标示)与薄膜晶体管TR1的半导体层电性连接，再者，另一部分的导电层106b可作为接合结构BP与其它结构接合的位点，但不限于此。
根据一些实施例，钝化层104a以及钝化层104b1可具有单层或多层结构，钝化层104a以及钝化层104b1的材料可包含无机材料、有机材料、或前述的组合，但不限于此。例如，无机材料可包含氮化硅、氧化硅、氮氧化硅、其它合适的材料、或前述的组合，但不限于此。例如，有机材料可包含聚对苯二甲酸乙二酯(polyethylene terephthalate，PET)、聚乙烯(polyethylene，PE)、聚醚砜(polyethersulfone，PES)、聚碳酸酯(polycarbonate，PC)、聚甲基丙烯酸甲酯(polymethylmethacrylate，PMMA)、聚酰亚胺(polyimide，PI)、其它合适的材料、或前述的组合，但不限于此。
根据一些实施例，可借由涂布制程、化学气相沉积制程、物理气相沉积制程、印刷制程、蒸镀制程、溅镀制程、其它合适的制程、或前述的组合形成钝化层104a以及钝化层104b1。化学气相沉积制程例如可包含低压化学气相沉积制程(LPCVD)、低温化学气相沉积制程(LTCVD)、快速升温化学气相沉积制程(RTCVD)、等离子辅助化学气相沉积制程(PECVD)或原子层沉积制程(ALD)等，但不限于此。物理气相沉积制程例如可包含溅镀制程、蒸镀制程、脉冲激光沉积等，但不限于此。
根据一些实施例，导电层106a以及导电层106b可包含导电材料，例如金属材料、透明导电材料、其它合适的导电材料或前述的组合，但不限于此。金属材料例如可包含铜(Cu)、银(Ag)、金(Au)、锡(Sn)、铝(Al)、钼(Mo)、钨(W)、铬(Cr)、镍(Ni)、铂(Pt)、钛(Ti)、前述金属的合金、其它合适的材料或前述的组合，但不限于此。透明导电材料可包含透明导电氧化物(transparent conductive oxide，TCO)，例如可包含氧化铟锡(indium tin oxide，ITO)、氧化锑锌(antimony zinc oxide，AZO)、氧化锡(tin oxide，SnO)、氧化锌(zincoxide，ZnO)、氧化铟锌(indium zinc oxide，IZO)、氧化铟镓锌(indium gallium zincoxide，IGZO)、氧化铟锡锌(indium tin zinc oxide，ITZO)、氧化锑锡(antimony tinoxide，ATO)、其它合适的透明导电材料、或前述的组合，但不限于此。
根据一些实施例，可借由化学气相沉积制程、物理气相沉积制程、电镀制程、无电镀制程、其它合适的制程、或前述的组合形成导电层106a以及导电层106b。
根据一些实施例，平坦化层108a的材料可包含有机材料、无机材料、其它合适的材料或前述的组合，但不限于此。例如，无机材料可包含氮化硅、氧化硅、氮氧化硅、氧化铝、其它合适的材料或前述的组合，但不限于此。例如，有机材料可包含环氧树脂(epoxyresins)、硅氧树脂、压克力树脂(acrylic resins)(例如聚甲基丙烯酸甲酯(polymethylmetacrylate，PMMA)、聚亚酰胺(polyimide)、全氟烷氧基烷烃(perfluoroalkoxy alkane，PFA)、其它合适的材料或前述的组合，但不限于此。
根据一些实施例，可借由化学气相沉积制程、物理气相沉积制程、涂布制程、印刷制程、其它合适的制程、或前述的组合形成平坦化层108a。
再者，可借由一或多个光刻制程及/或蚀刻制程移除结构层100A中的一部分的栅极介电层、一部分的介电层以及一部分的平坦化层108a，以分别形成通孔V1以及通孔V2。根据一些实施例，光刻制程可包含光阻涂布(例如旋转涂布)、软烘烤、硬烘烤、屏蔽对齐、曝光、曝光后烘烤、光阻显影、清洗及干燥等，但不限于此。蚀刻制程可包含干蚀刻制程或湿蚀刻制程，但不限于此。
接着，可形成感测组件SE于基板102上。详细而言，于钝化层104b1以及导电层106b形成于平坦化层108a上之后，可形成感测组件SE于导电层106b上方，感测组件SE可借由导电层106b、导电层106a与薄膜晶体管TR1、薄膜晶体管TR2以及薄膜晶体管TR3电性连接。感测组件SE可接收光线，将其转换为电信号，并且将产生的电信号传输至结构层100A，借由结构层100A中的感测电路进行处理以及分析。根据一些实施例，感测组件SE可包含光电二极管(photodiode)、其它可转换光信号与电信号的组件、其它可感测电容的组件、其它可感测电磁信号的组件、其它可感测声波的组件、或前述的组合，但不限于此。
根据一些实施例，感测组件SE可具有第一掺杂层100a、本质层100b、第二掺杂层100c以及导电层100d，本质层100b可设置于第一掺杂层100a与第二掺杂层100c之间，导电层100d可设置于第二掺杂层100c上方且可作为感测组件SE的电极。根据一些实施例，前述的导电层106b可作为感测组件SE的像素电极。此外，根据一些实施例，感测组件SE可具有P-I-N结构、N-I-P结构或其它合适的结构，当光线照射感测组件SE时，可产生电子电洞对而形成光电流，但不限于此。根据一些实施例，第一掺杂层100a可例如为N型掺杂区，第二掺杂层100c可例如为P型掺杂区，搭配本质层100b则形成N-I-P结构。
根据一些实施例，可依序形成第一掺杂层100a、本质层100b、第二掺杂层100c以及导电层100d于导电层106b上方。接着，可借由一或多个光刻制程及/或蚀刻制程移除部分的第一掺杂层100a、本质层100b、第二掺杂层100c以及导电层100d，以形成多个感测组件SE。
根据一些实施例，第一掺杂层100a、本质层100b以及第二掺杂层100c的材料可包含半导体材料，例如可包含硅(silicon)或其它合适的材料。根据一些实施例，可借由磊晶成长制程、离子布植制程、化学气相沉积制程、物理气相沉积制程、其它合适的制程、或前述的组合形成第一掺杂层100a、本质层100b以及第二掺杂层100c。
根据一些实施例，导电层100d的材料可与前述导电层106a或导电层106b的材料相同或相似，并且导电层100d的形成方法可与形成前述导电层106a或导电层106b的制程相同或相似，于此便不再重复。
在形成感测组件SE于平坦层108a上之后，接着可形成钝化层104b2于感测组件SE以及电路组件CE上，以及图案化钝化层104b2以暴露出电路组件CE与感测组件SE。详细而言，可共形地(conformally)形成钝化层104b2于感测组件SE、导电层106b以及电路组件CE上。接着，可借由一或多个光刻制程及/或蚀刻制程移除位于电路组件CE的导电层106b上方的部分的钝化层104b2以及位于导电层100d上方的部分的钝化层104b2，以分别形成开口104p-1以及开口104p-2。如图1A所示，开口104p-1暴露出部分的导电层106b，开口104p-2暴露出部分的导电层100d。再者，亦可借由一或多个光刻制程及/或蚀刻制程移除位于接合结构BP上方的部分的钝化层104b2，以暴露出接合位点。
接着，请参照图1B，形成平坦化层108b于感测组件SE以及电路组件CE上，并且形成开口108p-1于平坦化层108b，以暴露出电路组件CE。于此实施例中，图案化钝化层104b2的步骤是在形成平坦化层108b的步骤之前进行。详细而言，平坦化层108b会先覆盖于感测组件SE、电路组件CE以及接合结构BP上，且亦填充于感测组件SE之间以及开口104p-1与开口104p-2中，接着，可移除位于电路组件CE上方的部分的平坦化层108b以形成开口108p-1，以及移除位于接合结构BP上方的部分的平坦化层108b。
如图1B所示，开口108p-1可与先前步骤形成的开口104p-1重叠，换言之，平坦化层108b于电路组件CE上方具有阶梯状的开口。根据一些实施例，开口104p-1的宽度W1小于开口108p-1的宽度W2。再者，根据一些实施例，于移除部分的平坦化层108b之后，平坦化层108b可具有弯曲的轮廓(profile)，例如，可具有弧形的顶角RC。应理解的是，本公开所指的重叠是于基板102的法线方向(例如，附图中的Z方向)上重叠。
此外，应理解的是，根据本公开实施例，开口的宽度指的是，沿着与基板102的法线垂直的平面(例如，附图中的X-Y平面)上，开口的底表面的最大宽度。
根据一些实施例，平坦化层108b的材料可与前述平坦化层108a的材料相同或相似，并且平坦化层108b的形成方法可与形成前述平坦化层108a的制程相同或相似，于此便不再重复。
值得注意的是，由于平坦化层108b的材料本身具有光敏性，因此，可借由光刻制程中的曝光与显影制程移除一部分的平坦化层108b，亦即，可借由光刻制程中的曝光与显影制程形成开口108p-1。
接着，请参照图1C，形成开口108p-2于平坦化层108b以暴露出感测组件SE。详细而言，可借由蚀刻制程移除位于感测组件SE上方的部分的平坦化层108b，以暴露出导电层100d的部分的顶表面以及钝化层104b2的部分的侧表面以及顶表面。
如图1C所示，开口108p-2可与先前步骤形成的开口104p-2(如图1B所示)重叠，换言之，平坦化层108b于感测组件SE上方具有阶梯状的开口。根据一些实施例，开口104p-2的宽度W3小于开口108p-2的宽度W4。根据一些实施例，开口108p-1的宽度W2大于开口108p-2的宽度W4。
值得注意的是，开口108p-1与开口108p-2是借由不同的制程所形成，开口108p-1是借由曝光与显影制程所形成，而开口108p-2是借由蚀刻制程所形成。由于开口108p-1是借由曝光与显影制程形成，因此可维持开口108p-1周围的平坦化层108b的厚度以及平坦性，减少杂散电容的产生。再者，由于开口108p-2是借由蚀刻制程所形成，因此可形成小尺寸的开口，进而可达成感测组件SE的微缩化，降低感测组件SE的等效电容。
接着，请参照图1D，形成导电层106c于平坦化层108b上且覆盖开口108p-1以及开口108p-2，且导电层106c分别通过开口108p-1以及开口108p-2电性连接电路组件CE以及感测组件SE。根据一些实施例，导电层106c通过多个开口108p-2与感测组件SE电性连接。详细而言，导电层106c可共形地形成于平坦化层108b、开口108p-1、开口104p-1、开口108p-2以及开口104p-2上，并且导电层106c可通过开口108p-1以及开口104p-1与电路组件CE的导电层106b电性连接，导电层106c可通过开口108p-2以及开口104p-2与感测组件SE的导电层100d电性连接。此外，导电层106c亦形成于接合结构BP的导电层106b上并且与其电性连接。
根据一些实施例，导电层106c可包含透明导电材料、其它合适的导电材料或前述的组合，但不限于此。再者，导电层106c的形成方法可与形成前述导电层106a或导电层106b的制程相同或相似，于此便不再重复。
接着，请参照图1E，可形成钝化层104c于导电层106c上，以及形成平坦化层108c于钝化层104c上。详细而言，钝化层104c可共形地形成于导电层106c上，且平坦化层108c亦填充于开口108p-1、开口104p-1、开口108p-2以及开口104p-2中。接着，可形成钝化层104d以及导电层106d于平坦化层108c上，导电层106d可具有多个开口。根据一些实施例，导电层106d可作为遮光层，导电层106d的开口于基板102的法线方向(例如，附图中的Z方向)上可与感测组件SE重叠。
根据一些实施例，钝化层104c以及钝化层104d的材料可与前述钝化层104a或钝化层104b1、104b2的材料相同或相似，并且钝化层104c以及钝化层104d的形成方法可与形成前述钝化层104a或钝化层104b1、104b2的制程相同或相似，于此便不再重复。相似地，导电层106d的材料以及形成方法亦与前述导电层106a或导电层106b相同或相似，于此便不再重复。
接着，可依序形成介电层110a、遮光层112a、介电层110b以及遮光层112b于钝化层104d上方，并且于介电层110b上形成集光组件130，且集光组件130可覆盖部分的遮光层112b。遮光层112a以及遮光层112b可降低光线的反射率，例如，遮光层112a以及遮光层112b可吸收被导电层106b反射的光线或是于导电层之间来回反射的光线，达到抗反射或降低光噪声的效果。遮光层112a以及遮光层112b亦可遮挡大角度的光线，达到降低信号噪声比(signal-to-noise ratio，SNR)的效果。集光组件130可用于收集光线至感测组件SE。如图1E所示，遮光层112a以及遮光层112b亦可具有多个开口，且遮光层112a以及遮光层112b的开口于基板102的法线方向(例如，附图中的Z方向)上与导电层106d的开口以及感测组件SE重叠。再者，于基板102的法线方向上，前述导电层106d、遮光层112a以及遮光层112b的开口以及感测组件SE均与集光组件130重叠。根据一些实施例，导电层106d可以被遮光层取代。
根据一些实施例，介电层110a以及介电层110b的材料可包含有机绝缘材料或无机绝缘材料。例如，有机绝缘材料可包含全氟烷氧基烷烃聚合物(perfluoroalkoxy alkane，PFA)、聚四氟乙烯(polytetrafluoroethylene，PTFE)、全氟乙烯丙烯共聚物(fluorinatedethylene propylene，FEP)、聚乙烯、其它合适的材料或前述的组合，但不限于此。例如，无机绝缘材料可包含氧化硅、氮化硅、氮氧化硅、其它高介电常数(high-k)介电材料、或前述的组合，但不限于此。
根据一些实施例，可借由涂布制程、化学气相沉积制程、物理气相沉积制程、印刷制程、蒸镀制程、溅镀制程、其它合适的制程、或前述的组合形成介电层110a以及介电层110b。
根据一些实施例，遮光层112a以及遮光层112b可包含有机材料或金属材料，有机材料可包含黑色树脂或黑色光敏性材料，但不限于此。金属材料可包含铜、铝、钼、铟、钌、锡、金、铂、锌、银、钛、铅、镍、铬、镁、钯、上述材料的合金、其它合适的金属材料或前述的组合，但不限于此。
根据一些实施例，可借由化学气相沉积制程、物理气相沉积制程、电镀制程、无电镀制程、其它合适的制程、或前述的组合形成遮光层112a以及遮光层112b。并且，可借由光刻制程及/或蚀刻制程将遮光层112a以及遮光层112b图案化使其具有开口。
根据一些实施例，集光组件130可为微透镜(micro-lens)或其它具有集光效果的结构。根据一些实施例，集光组件130的材料可包含氧化硅、聚甲基丙烯酸甲酯(polymethylmethacrylate，PMMA)、环状烯烃聚合物(cycloolefin polymer，COP)、聚碳酸酯(polycarbonate，PC)、其它合适的材料或前述的组合，但不限于此。
此外，根据一些实施例，可借由化学气相沉积制程、物理气相沉积制程、涂布制程、印刷制程、其它合适的制程、或前述的组合形成集光组件130。并且，可借由光刻制程及/或蚀刻制程将集光组件130图案化使其具有合适的形状及轮廓(profile)。
承前述，集光组件130的设置有助于将光线聚集于特定区域，例如可将光线聚集于多个感测组件SE上。值得注意的是，根据本公开实施例提供的感测装置的制作方法可将感测组件SE微缩化，对应于集光组件130的多个感测组件SE被部分平坦化层108b隔开。详细而言，根据一些实施例，被集光组件130收集的光线照射的部分设置有感测组件SE，而未被集光组件130收集的光线照射的部分设置有平坦化层108b，借此可降低感测组件SE的光电流受到杂散电容的影响，进而可改善感测组件SE的灵敏度或提升感测装置10A的整体效能。
进一步而言，请参照图2，图2显示根据本公开一些实施例中，感测装置10A的等效电路图。如图2所示，多个感测组件SE可分别与感测电路的端点FD电性连接，多个感测组件SE非连续设置且以并联方式与彼此电性连接。根据一些实施例，端点FD可为浮动扩散(floating diffusion)端点，多个感测组件SE会根据收集的光线而产生多个感测信号，并将该多个感测信号一起传输置端点FD，详细而言，多个感测组件SE的感测信号在传输至端点FD之前，会先整合为一感测信号。借由此种电路配置，可降低感测组件SE的等效电容，改善感测装置的灵敏度与效能。
再者，薄膜晶体管TR1以及薄膜晶体管TR2可与端点FD电性连接，且薄膜晶体管TR2可进一步与薄膜晶体管TR3电性连接。根据一些实施例，薄膜晶体管TR1可对端点FD的电位进行重置，给予初始电位，而感测组件SE产生的光电流可改变端点FD的电位，并且可借由薄膜晶体管TR2以及薄膜晶体管TR3将光电流产生的信号传递。再者，多个感测组件SE耦接于系统电压线VCC1。
详细而言，薄膜晶体管TR1可具有第一端、第二端以及控制端，第一端耦接于系统电压线VCC1，第二端耦接于端点FD，控制端耦接于控制信号DCGy。薄膜晶体管TR1根据控制信号DCGy，连接或断开系统电压线VCC1。当薄膜晶体管TR1连接系统电压线VCC1时，可对端点FD进行电位重置；反之，当薄膜晶体管TR1断开系统电压线VCC1时，则不对端点FD进行电位重置。
再者，薄膜晶体管TR2可具有第一端、第二端以及控制端，第一端耦接于系统电压线VCC2，第二端耦接于薄膜晶体管TR3的第一端，且控制端耦接于薄膜晶体管TR1的第二端以及端点FD。薄膜晶体管TR2可用于对端点FD的电压进行信号放大，以产生放大电流IAMP。
再者，薄膜晶体管TR3亦具有第一端、第二端以及控制端，第一端耦接于薄膜晶体管TR2的第二端，第二端耦接于读出信号线ROx，且控制端耦接于扫描线信号SCNy。薄膜晶体管TR3可根据扫描线信号SCNy，连接或断开薄膜晶体管TR3的第一端与读出信号线ROx。薄膜晶体管TR3的第一端连接读出信号线ROx时，可输出放大电流IAMP到读出信号线ROx；反之，当薄膜晶体管TR3的第一端与读出信号线ROx断开时，则不输出放大电流IAMP到读出信号线ROx。
接着，请同时参照图1E以及图3，图3显示根据本公开一些实施例中，图1E中的感测装置10A的局部放大的剖面结构示意图，详细而言，图3显示开口108p-1以及开口108p-2的周围结构的放大示意图。如图1E所示，借由前述感测装置的制作方法所形成的感测装置10A包含基板102、电路组件CE、感测组件SE以及平坦化层108b，电路组件CE设置于基板102上，感测组件SE设置于基板102上，平坦化层108b设置于感测组件SE以及电路组件CE上，且平坦化层108b包含开口108p-1以及开口108p-2，开口108p-1与电路组件CE重叠，开口108p-2与感测组件SE重叠。
如图3所示，开口108p-1的侧壁S1相对于基板102的平面(例如，与基板102的法线垂直的平面，如附图中的X-Y平面)可具有角度θ1，第二开口108p-2的侧壁S2相对于基板102的平面(例如，X-Y平面)可具有角度θ2，且角度θ1小于角度θ2。换言之，根据一些实施例，借由显影制程形成的开口108p-1具有较平缓的侧壁S1，而借由蚀刻制程形成的开口108p-2具有较陡的侧壁S2。再者，根据一些实施例，开口108p-1的深度H1大于开口108p-2的深度H2。
详细而言，根据本公开实施例，开口108p-1的侧壁S1具有边缘108e-1，边缘108e-1为平坦化层108b的底表面上最靠近开口108p-1的边缘，再者，开口108p-1的深度H1亦可视为定义开口108p-1的平坦化层108b的高度，而平坦化层108b的高度指的是于基板102的法线方向(例如，附图中的Z方向)上，平坦化层108b的顶表面与底表面之间的距离。并且，前述角度θ1指的是，开口108p-1的边缘108e-1的位置与侧壁S1的二分之一的高度0.5H1的位置的联机，相对于基板102的平面(例如，X-Y平面)的夹角。
相似地，根据本公开实施例，开口108p-2的侧壁S2具有边缘108e-2，边缘108e-2为平坦化层108b的底表面上最靠近开口108p-2的边缘，再者，开口108p-2的深度H2亦可视为定义开口108p-2的平坦化层108b的高度，而平坦化层108b的高度指的是于基板102的法线方向(例如，附图中的Z方向)上，平坦化层108b的顶表面与底表面之间的距离。并且，前述角度θ2指的是，开口108p-2的边缘108e-2的位置与侧壁S2的二分之一的高度0.5H2的位置的联机，相对于基板102的平面(例如，X-Y平面)的夹角。
此外，钝化层104b2设置于电路组件CE与平坦化层108b之间，以及感测组件SE与平坦化层108b之间。钝化层104b2的边缘104e-1与开口108p-1的侧壁S1相距距离D1，钝化层104b2的边缘104e-2与开口108p-2的侧壁S2相距距离D2，且距离D1大于距离D2。换言之，根据一些实施例，钝化层104b2朝着开口108p-1突出于平坦化层108b的侧壁S1的距离D1大于钝化层104b2朝着开口108p-2突出于平坦化层108b的侧壁S2的距离D2。
详细而言，根据本公开实施例，边缘104e-1为钝化层104b2最靠近开口108p-1的边缘，距离D1指的是，沿着与基板102的法线垂直的方向(例如，附图中的X方向)上，钝化层104b2的边缘104e-1与侧壁S1(例如，边缘108e-1)之间的最小距离，而距离D2指的是，沿着与基板102的法线垂直的方向(例如，附图中的X方向)上，钝化层104b2的边缘104e-2与侧壁S1(例如，边缘108e-1)之间的最小距离。应理解的是，由于在一剖面图中，同一个开口具有两个侧壁，本公开所指的距离D1与距离D2是以钝化层104b2的边缘相较于侧壁S1与侧壁S2突出较少的一个侧壁作为比较的参考。
接着，请参照图4A至图4E，图4A至图4E显示根据本公开另一些实施例中，于不同的制程阶段中的感测装置10B的剖面结构示意图。应理解的是，根据一些实施例，可于感测装置10B的制作方法进行前、进行中及/或进行后提供额外的操作步骤。根据一些实施例，所述的一些操作步骤可能被取代或省略。根据一些实施例，所述的一些操作步骤的顺序为可互换的。再者，应理解的是，后文中与前文相同或相似的组件或组件将以相同或相似的标号表示，其材料、制造方法与功能皆与前文所述相同或相似，故此部分于后文中将不再赘述。
图4A至图4E所示的感测装置10B的制作方法与感测装置10A的制作方法大致上相似，它们之间的差异包含，于感测装置10B的制作方法中，图案化钝化层104b2的步骤是在形成平坦化层108b的步骤之后进行，进一步说明如下。
首先，请参照图4A，提供基板102，形成电路组件CE以及感测组件SE于基板102上，感测组件SE位于平坦层108a以及钝化层104b1上方，感测组件SE可借由结构层100A中的导电层106a与薄膜晶体管TR1、薄膜晶体管TR2以及薄膜晶体管TR3电性连接。在形成感测组件SE于平坦层108a上之后，接着可形成钝化层104b2于感测组件SE以及电路组件CE上。详细而言，可共形地形成钝化层104b2于感测组件SE、导电层106b以及电路组件CE上。
接着，请参照图4B，形成平坦化层108b于感测组件SE以及电路组件CE上，并且形成开口108p-1于平坦化层108b，以暴露出位于电路组件CE上方的部分的钝化层104b2。承前述，于此实施例中，图案化钝化层104b2的步骤是在形成平坦化层108b的步骤之后进行，亦即，于形成平坦化层108b之前，并未图案化钝化层104b2以暴露出电路组件CE与感测组件SE。
详细而言，平坦化层108b会先覆盖于感测组件SE、电路组件CE以及接合结构BP上，且亦填充于感测组件SE之间，接着，可移除位于电路组件CE上方的部分的平坦化层108b以形成开口108p-1，开口108p-1并未暴露出电路组件CE。再者，如同前述，由于平坦化层108b的材料本身具有光敏性，因此，可借由光刻制程中的曝光与显影制程移除一部分的平坦化层108b，亦即，可借由曝光与显影制程形成开口108p-1。
接着，请参照图4C，形成开口104p-1于钝化层104b2以暴露出部分的电路组件CE，以及形成开口108p-2于平坦化层108b以及形成开口104p-2以暴露出感测组件SE。详细而言，可借由蚀刻制程移除位于电路组件CE上方的部分的钝化层104b2形成开口104p-1，且可借由蚀刻制程移除位于感测组件SE上方的部分的平坦化层108b以形成开口108p-2，再以图案化后的平坦化层108b作为蚀刻制程中的光阻屏蔽，以于钝化层104b2形成开口104p-2，以暴露出导电层100d的部分的顶表面以及钝化层104b2的部分的侧表面。于此实施例中，可借由同一道光罩移除位于感测组件SE上方的平坦化层108b以及钝化层104b2。
如图4C所示，开口104p-1可与先前步骤形成的开口108p-1重叠，换言之，平坦化层108b于电路组件CE上方具有阶梯状的开口。根据一些实施例，开口104p-1的宽度W1小于开口108p-1的宽度W2。再者，开口108p-1的宽度W2大于开口108p-2的宽度W4。此外，于此实施例中，钝化层104b2的边缘104e-2与开口108p-2的侧壁S2对齐，亦即，钝化层104b2的边缘104e-2与开口108p-2的侧壁S2相距的距离为0。
相似地，于此实施例中，开口108p-1与开口108p-2是借由不同的制程所形成，开口108p-1是借由曝光制程与显影制程所形成，而开口108p-2是借由蚀刻制程所形成。由于开口108p-1是借由曝光制程与显影制程形成，因此可维持开口108p-1周围的平坦化层108b的厚度以及平坦性，减少杂散电容的产生。再者，由于开口108p-2是借由蚀刻制程所形成，因此可形成小尺寸的开口，进而可达成感测组件SE的微缩化，降低感测组件SE的等效电容。
接着，请参照图4D，形成导电层106c于平坦化层108b上且覆盖开口108p-1以及开口108p-2，且导电层106c分别通过开口108p-1以及开口108p-2电性连接电路组件CE以及感测组件SE。根据一些实施例，导电层106c通过多个开口108p-2与感测组件SE电性连接。详细而言，导电层106c可共形地形成于平坦化层108b、开口108p-1、开口104p-1、开口104p-2以及开口108p-2上，并且导电层106c可通过开口108p-1以及开口104p-1与电路组件CE的导电层106b电性连接，导电层106c可通过开口108p-2以及开口104p-2与感测组件SE的导电层100d电性连接。
接着，请参照图4E，可形成钝化层104c于导电层106c上，以及形成平坦化层108c于钝化层104c上，以及依序形成钝化层104d、导电层106d、介电层110a、遮光层112a、介电层110b以及遮光层112b于钝化层104d上方，并且于介电层110b上形成集光组件130。于一些实施例中，导电层106d可由遮光层取代。
如图4E所示，借由前述感测装置的制作方法所形成的感测装置10B与图1E所示的感测装置10A大致上相似，它们之间的差异包含，于感测装置10B中，平坦化层108b于电路组件CE上方具有阶梯状的开口，但平坦化层108b于感测组件SE上方不具有阶梯状的开口。承前述，钝化层104b2于开口108p-2中的边缘104e-2与开口108p-2的侧壁S2为对齐的(如图4C所示)。
请参照图5，图5显示根据本公开一些实施例中，电子装置1的示意图。应理解的是，为了清楚说明，附图仅示意地示出电子装置1的组件。根据一些实施例，可添加额外特征于以下所述的电子装置1。
电子装置1可包含前述的感测装置10A(或者感测装置10B)以及显示设备20，感测装置10A设置于显示设备20下方。根据一些实施例，电子装置1可具有触控或是指纹辨识等功能，例如，电子装置1可为触控显示设备，但不限于此。举例而言，显示设备20产生的光线L经手指FP反射之后产生反射光RL，反射光RL可传送至感测装置10A，感测装置10可感测手指的碰触，将其转换成电子信号给相应的驱动组件或信号处理组件进行辨识与分析。根据一些实施例，显示设备20可借由粘着层(未示出)固定于感测装置10A上。根据一些实施例，粘着层包含光固化型胶材、热固化型胶材、光热固化型胶材、其它合适的材料、或前述的组合，但不以此为限。例如，根据一些实施例，粘着层可包含光学透明胶(optical clearadhesive，OCA)、光学透明树脂(optical clear resin，OCR)、感压胶(pressure sensitiveadhesive，PSA)、其它合适的材料、或前述的组合，但不以此为限。
根据一些实施例，显示设备20可包含例如液晶(liquid crystal)显示面板、发光二极管(light-emitting diode)显示面板，例如无机发光二极管(inorganic light-emitting diode)显示面板、有机发光二极管(organic light-emitting diode，OLED)显示面板、次毫米发光二极管(mini LED)显示面板、微发光二极管(micro LED)显示面板、或量子点(quantum dot，QD)发光二极管(例如可为QLED或QDLED)显示面板，但不限于此。
综上所述，根据本公开实施例，提供的感测装置的制作方法包含使用不同的图案化制程于平坦化层的特定位置形成开口，可以综合地改善平坦化层的平坦性、厚度以及开口的分辨率，借此可以微缩化感测组件的尺寸、减少杂散电容的产生，因此可以降低感测组件的等效电容，改善感测组件的灵敏度或提升感测装置的整体效能。
虽然本公开的实施例及其优点已公开如上，但应该了解的是，任何所属技术领域中具有通常知识者，在不脱离本公开的精神和范围内，当可作更动、替代与润饰。本公开实施例之间的特征只要不违背发明精神或相冲突，均可任意混合搭配使用。此外，本公开的保护范围并未局限于说明书内所述特定实施例中的制程、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中具有通常知识者可从本公开揭示内容中理解现行或未来所发展出的制程、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本公开使用。因此，本公开的保护范围包含上述制程、机器、制造、物质组成、装置、方法及步骤。本公开的保护范围当视后附的权利要求范围所界定者为准。本公开的任一实施例或权利要求不须达成本公开所公开的全部目的、优点、特点。

Claims (16)

1.一种感测装置的制作方法，其特征在于，包括：
提供一基板；
形成一电路组件于该基板上；
形成一感测组件于该基板上；
形成一平坦化层于该感测组件以及该电路组件上；
形成一第一开口于该平坦化层，该第一开口与该电路组件重叠；以及
形成一第二开口于该平坦化层，该第二开口与该感测组件重叠；其中，该第一开口与该第二开口是借由不同的制程所形成。
2.如权利要求1所述的感测装置的制作方法，其特征在于，其中该第一开口是借由一曝光制程与一显影制程所形成，而该第二开口是借由一蚀刻制程所形成。
3.如权利要求1所述的感测装置的制作方法，其特征在于，更包括：
形成一导电层于该平坦化层上且覆盖该第一开口以及该第二开口，该导电层分别通过该第一开口以及该第二开口电性连接该电路组件以及该感测组件。
4.如权利要求1所述的感测装置的制作方法，其特征在于，更包括：
于形成该平坦化层的步骤之前，形成一钝化层于该感测组件以及该电路组件上；以及
图案化该钝化层以暴露出该电路组件以及该感测组件。
5.如权利要求4所述的感测装置的制作方法，其特征在于，其中图案化该钝化层的步骤是在形成该平坦化层的步骤之前进行。
6.如权利要求4所述的感测装置的制作方法，其特征在于，其中图案化该钝化层的步骤是在形成该平坦化层的步骤之后进行。
7.一种感测装置，其特征在于，包括：
一基板；
一电路组件，设置于该基板上；
一感测组件，设置于该基板上；以及
一平坦化层，设置于该感测组件以及该电路组件上，该平坦化层包括一第一开口以及一第二开口，该第一开口与该电路组件重叠，该第二开口与该感测组件重叠；
其中，该第一开口的侧壁相对于该基板的一平面具有一第一角度，该第二开口的侧壁相对于该基板的该平面具有一第二角度，且该第一角度小于该第二角度。
8.如权利要求7所述的感测装置，其特征在于，其中该第一开口的深度大于该第二开口的深度。
9.如权利要求7所述的感测装置，其特征在于，其中该第一开口的宽度大于该第二开口的宽度。
10.如权利要求7所述的感测装置，其特征在于，其中该电路组件是用以提供一共同电压信号。
11.如权利要求7所述的感测装置，其特征在于，更包括：
一导电层，设置于该平坦化层上，该导电层分别借由该第一开口以及该第二开口电性连接该电路组件以及该感测组件。
12.如权利要求11所述的感测装置，其特征在于，其中该导电层是借由多个第二开口与该感测组件电性连接。
13.如权利要求7所述的感测装置，其特征在于，更包括：
一钝化层，设置于该电路组件与该平坦化层之间，以及该感测组件与该平坦化层之间。
14.如权利要求13所述的感测装置，其特征在于，其中该钝化层的边缘与该第一开口的侧壁相距一第一距离，该钝化层的边缘与该第二开口的侧壁相距一第二距离，且该第一距离大于该第二距离。
15.如权利要求13所述的感测装置，其特征在于，其中该钝化层的边缘与该第二开口的侧壁对齐。
16.一种电子装置，其特征在于，包括：
一显示设备；以及
如权利要求7至15任一项所述的感测装置，设置于所述显示设备下方。
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