CN115684917A - 一种用于svg的继电器常开触点粘连检测电路 - Google Patents
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Abstract
本发明公开了一种用于SVG的继电器常开触点粘连检测电路，包括中央处理器、继电器驱动单元、继电器、12V电源及线圈电流采样比较单元；其中，所述中央处理器通过脉冲信号连接继电器驱动单元及线圈电流采样比较单元；所述继电器驱动单元放大脉冲信号后施加至继电器的线圈；所述继电器的线圈连接12V电源；所述继电器驱动单元连接线圈电流采样比较单元。本发明通过继电器分断后，如果常开触点粘连，其线圈的磁芯为闭合磁路，如果继电器正常分断，则其线圈的磁芯为开放磁路，继电器的线圈特性为电感和电阻的串联，且继电器常开触点粘连后其电感的感值会比正常分断状态下的感值大，充分利用继电器线圈的这一特性进行继电器常开触点粘连检测，适合用于SVG。
Description
技术领域
本发明涉及电力电子技术领域，尤其是一种用于SVG的继电器常开触点粘连检测电路。
背景技术
SVG在挂网前由于母线电容无能量来源其电压为零，所以SVG合闸挂网后通常采用电阻串联在逆变电路和电网之间，通过软启电阻对母线电容进行预充电。母线电容预充到较高电压后，主电路中的继电器闭合将软启电阻旁路开始正常工作。
在实际使用中如果电网中有设备出现短路或者雷击等情况，SVG有可能产生比较大的冲击电流导致主电路中的继电器粘连。虽然继电器粘连但是SVG关机后逆变电路的IGBT分断电路不会出现任何异常的现象，并且受限于成本通常采用单刀单掷的继电器，没有额外的触点可以用来检测继电器的状态。在这种情况下， SVG分闸断网后母线电容的电压逐渐下降至零伏，当SVG再次合闸挂网瞬间由于继电器粘连，会造成电网短路，冲击电流会损坏逆变电路中的IGBT造成非常严重的后果。
专利文献CN114035034A (申请号：CN202111288754.8）公开了一种基于线圈电流特性的继电器粘连诊断方法及装置，包括设置于继电器控制回路中的至少一个电流监测装置和一个继电器控制开关；当通过电压法判断预充侧粘连时，通过继电器控制开关断开主正继电器、主负继电器、预充继电器；然后，控制预充侧主继电器闭合，同时通过电流监测装置监测该预充侧主继电器的线圈电流，根据线圈电流判断该预充侧主继电器是否粘连：如果不粘连则判定预充继电器粘连；如果粘连，则断开预充侧主继电器线圈供电，闭合预充继电器，通过电流监测装置监测预充继电器的线圈电流，根据线圈电流判断预充继电器是否粘连。简单来说，专利文献CN114035034A是通过继电器触点闭合瞬间线圈电流有突变来进行粘连检查，且一般的继电器粘连检查方式都是对主触点或者辅助触点电路中的电压和电流进行检测判断其是否粘连，这样的技术不适用于SVG中的继电器。
发明内容
为了解决上述现有技术的不足，本发明提供了一种用于SVG的继电器常开触点粘连检测电路，用于安全、可靠地区分预充继电器粘连和主回路继电器粘连，从而更准确、详细的定位SVG中粘连故障，提高SVG的可靠性。
为了达到上述目的，本发明采用的技术方案为：
一种用于SVG的继电器常开触点粘连检测电路，包括中央处理器、继电器驱动单元、继电器、12V电源及线圈电流采样比较单元；
其中，所述中央处理器通过脉冲信号连接继电器驱动单元及线圈电流采样比较单元；
所述继电器驱动单元放大脉冲信号后施加至继电器的线圈；
所述继电器的线圈连接12V电源；
所述继电器驱动单元连接线圈电流采样比较单元。
进一步，所述中央处理器采用可编程逻辑门阵列的FPGA。
进一步，所述继电器驱动单元由MOSFET、二极管组成；
所述MOSFET的门极连接脉冲信号；
所述MOSFET的漏极与二极管的阳极、继电器线圈的一端连接；
所述MOSFET的源极连接线圈电流采样比较单元；
所述二极管的阴极连接12V电源。
进一步，所述继电器驱动单元将中央处理器产生的脉冲信号经过MOSFET功率放大后施加至继电器的线圈；
所述MOSFET的二极管为MOSFET断开时提供线圈能量衰减的电流通道。
进一步，所述线圈电流采样比较单元包括电流采样电阻R、比较器Q1、或非门Q2及或非门Q3；
所述采样电阻R的一端与MOSFET的源极、比较器Q1的正极连接，另一端接地；
所述比较器Q1的负极连接参考电压；
所述比较器Q1的使能端连接脉冲信号；
所述或非门Q2的输入端连接比较器Q1的输出端、或非门Q3的输出端，所述或非门Q2的输出端连接或非门Q3的输入端；
所述或非门Q3的输入端连接中央处理器，所述或非门Q3的输出端连接中央处理器。
与现有技术相比，本发明的优点：
继电器分断后，如果常开触点粘连，其线圈的磁芯为闭合磁路，如果继电器正常分断，则其线圈的磁芯为开放磁路，继电器的线圈特性为电感和电阻的串联，且继电器常开触点粘连后其电感的感值会比正常分断状态下的感值大，充分利用继电器线圈的这一特性进行继电器常开触点粘连检测，特别适合用于SVG。
附图说明
图1为并网逆变器的拓扑；
图2为检测电路原理图；
图3为触点分断的线圈开放磁路；
图4为触点粘连的线圈闭合磁路；
图5为脉冲电压波形、正常和异常状态的继电器线圈电流波形。
具体实施方式
下面将结合附图对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1，如图1所示：
一种用于SVG的继电器常开触点粘连检测电路包括中央处理器、继电器驱动单元、继电器、电源和线圈电流采样比较单元。
中央处理器分别连接至继电器驱动单元和线圈电流采样比较单元，继电器的线圈两端分别连接至12V电源和继电器驱动单元，继电器驱动单元连接至线圈电流采样比较单元。
其中，中央处理器用于产生脉冲信号，脉冲信号通过继电器驱动单元功率放大后成为施加在继电器线圈上的脉冲电压，同时脉冲电压的伏秒值不能大到让继电器的触点动作触发，脉冲信号同时送至线圈电流采样比较单元，作为线圈电流采样比较单元的使能信号。
为了实现上述功能，中央处理器采用可编程逻辑门阵列FPGA实现。
其中，继电器驱动单元由一个MOSFET和一个二极管组成，MOSFET的门极连接至中央处理器（脉冲信号由这里输入），MOSFET的漏极和二极管的阳极相连再接至继电器线圈的一端，MOSFET的源极接至线圈电流采样比较单元，二极管的阴极接至12V电源。
继电器驱动单元将中央处理器产生的脉冲信号经过MOSFET功率放大后施加至继电器的线圈上，同时使用二极管为MOSFET断开时提供线圈能量衰减的电流通道。
线圈电流采样比较单元包括电流采样电阻R、比较器Q1和或非门Q2、Q3，采样电阻R的一端和MOSFET的源极相连再接至比较器Q1的正极，同时采样电阻R另一端接地，比较器Q1的负极接至参考电压，比较器Q1的使能端接至脉冲信号，或非门Q2的一个输入端接至比较器Q1的输出端，或非门Q3的输出端、或非门Q2的输出端接至或非门Q3的一个输入端，或非门Q3的另一个输入端接至中央处理器作为复位信号，或非门Q3的输出端的信号输出送至中央处理器，作为故障信号。
使用原理：
线圈电流采样比较单元在中央处理器发出脉冲信号的使能，通过采样电阻将继电器线圈的电流信号转换成电压信号与参考电压进行比较，如果继电器的触点未粘连，那么继电器的线圈磁路是开放的磁路，其电感感值较小，在施加的脉冲电压后，线圈的峰值电流比继电器触点粘连后的电流要大，比较器的输出会翻转由低变高，比较器输出的信号翻转后会被两个或非门搭建的锁存电路进行信号锁存，把信号送回中央处理器中，如果中央处理器发出脉冲信号后，未收到反馈的高电平则认为继电器的触点粘连；
其主要是利用继电器的常开触点粘连后，线圈的磁路发生改变从而引起线圈电感的感值改变，通过小伏秒值的脉冲电压进行继电器触点粘连故障的判断。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解 为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明 的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (5)
1.一种用于SVG的继电器常开触点粘连检测电路，其特征在于，包括中央处理器、继电器驱动单元、继电器、12V电源及线圈电流采样比较单元；
其中，所述中央处理器通过脉冲信号连接继电器驱动单元及线圈电流采样比较单元；
所述继电器驱动单元放大脉冲信号后施加至继电器的线圈；
所述继电器的线圈连接12V电源；
所述继电器驱动单元连接线圈电流采样比较单元。
2.如权利要求1所述的一种用于SVG的继电器常开触点粘连检测电路，其特征在于，所述中央处理器采用可编程逻辑门阵列的FPGA。
3.如权利要求2所述的一种用于SVG的继电器常开触点粘连检测电路，其特征在于，所述继电器驱动单元由MOSFET、二极管组成；
所述MOSFET的门极连接脉冲信号；
所述MOSFET的漏极与二极管的阳极、继电器线圈的一端连接；
所述MOSFET的源极连接线圈电流采样比较单元；
所述二极管的阴极连接12V电源。
4.如权利要求3所述的一种用于SVG的继电器常开触点粘连检测电路，其特征在于，所述继电器驱动单元将中央处理器产生的脉冲信号经过MOSFET功率放大后施加至继电器的线圈；
所述MOSFET的二极管为MOSFET断开时提供线圈能量衰减的电流通道。
5.如权利要求4所述的一种用于SVG的继电器常开触点粘连检测电路，其特征在于，所述线圈电流采样比较单元包括电流采样电阻R、比较器Q1、或非门Q2及或非门Q3；
所述采样电阻R的一端与MOSFET的源极、比较器Q1的正极连接，另一端接地；
所述比较器Q1的负极连接参考电压；
所述比较器Q1的使能端连接脉冲信号；
所述或非门Q2的输入端连接比较器Q1的输出端、或非门Q3的输出端，所述或非门Q2的输出端连接或非门Q3的输入端；
所述或非门Q3的输入端连接中央处理器，所述或非门Q3的输出端连接中央处理器。
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