CN115664578A - 一种应用于DCI设备20x10G FPGA设计方法 - Google Patents
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Abstract
本发明涉及光传送网(OTN，OpticalTransportNetwork)技术领域，且公开了一种应用于DCI设备20x10GFPGA设计方法，包括以下工作步骤：第一步：FPGA共用到20个10G通道，每10个为一组，能组成两个OTU4给到线路侧进行传输，每个独立PHY接收到数据之后，将PHY接收的数据先进行单独映射等。本发明增加接入了三种10Gb/s的信号，在下游设备中又能输出相应的10Gb/s的信号，扩大了设备的使用范围，本发明每个通道都支持单独配置功能，即20个10G通道可支持任意的信号排列组合方式，例如A通道可配置成10GELAN或10GEWAN或STM64或OTU2，B通道可配置成10GELAN或10GEWAN或STM64或OTU2，C通道可配置成10GELAN或10GEWAN或STM64或OTU2，A通道、B通道、C通道的配置互不影响，完全独立。
Description
技术领域
本发明涉及光传送网(OTN，Optical Transport Network)技术领域，尤其涉及一种应用于DCI设备20x10G FPGA设计方法。
背景技术
当前，在通信网络的飞速发展下，OTN已经成为了主要的光传送网技术，国内的三大电信运营商都非常关注OTN技术并且逐步增加了对OTN技术的应用。OTN以WDM(波分复用)技术为基础，在超大传输容量的基础上引入了SDH(同步数字体系)强大的操作、维护、管理与指配能力，同时弥补SDH在面向传送层时的功能缺乏和维护管理开销的不足，具有多种客户信号封装和透明传输的特点。OTN技术结合了光域传输和电域处理的优势，不仅可以提供端到端的刚性透明管道连接和强大的组网能力，而且可以提供长距离、大容量的传输能力。
数据中心互联(DCI)即数据中心间通过OTN技术实现直接连接，不再通过传统骨干网间接连接，可以大幅降低网络时延，提升了数据中心间信息互访的效率。
在实现本发明过程中，发明人发现了现有技术中至少存在如下问题：现有的DCI设备仅支持10GE LAN一种客户侧业务的接入与输出，而不支持10GE WAN、STM64、OTU2等10Gb/s的信号的接入与输出，严重限制了设备的应用范围。
针对现有技术DCI设备中存在的不足，本发明的目的在于提供一种FPGA可以接入四种10Gb/s速率业务信号，并可将任意组合的10个通道数据封装到OTN帧中进行传输，远端FPGA又能够从OTN帧中恢复出客户业务时钟将原始数据直接输出的实现方法。
为此，我们提出一种应用于DCI设备20x10G FPGA设计方法。
发明内容
本发明主要是解决上述现有技术所存在的技术问题，提供一种应用于DCI设备20x10G FPGA设计方法。
为了实现上述目的，本发明采用了如下技术方案，一种应用于DCI设备20x10GFPGA设计方法，包括以下工作步骤：
第一步：FPGA共用到20个10G通道，每10个为一组，能组成两个OTU4给到线路侧进行传输；
第二步：每个独立PHY接收到数据之后，将数据先单独进行映射，其中10GE LAN数据映射到ODU2e，10GE WAN、STM64数据映射到ODU2，OTU2解FEC得到ODU2，得到的10个ODU2/ODU2e再多路复用到OPU4/ODU4，加上FEC即可发送到线路侧进行OTU4信号的传输；
第三步：FPGA接收到线路侧的数据，进行解映射处理，提取出ODU2/ODU2e的数据和数据有效信号，数据直接给到PHY输出，数据有效信号则用来产生时钟芯片所需的参考时钟，时钟芯片会自动根据输入的参考时钟输出相应的时钟供PHY使用。
作为优选，20个10G通道，每个通道分配一个独立时钟，可以通过修改独立时钟的频率来控制10G通道能够正确接收的业务信号类型，将通道接收的数据直接给到后端处理逻辑进行处理。
作为优选，20个10G通道分为两组，每组10个，同一组的10个通道数据先进行单独映射，其中10GE LAN数据映射到ODU2e，10GE WAN、STM64数据通过AMP映射到OPU2，加上帧开销组成ODU2，OTU2解FEC得到ODU2，得到的10个ODU2/ODU2e再多路复用到OPU4/ODU4，加上FEC即可发送到光传送网进行传输OTU4信号。
作为优选，下游设备接收到OTU4信号先提取ODU4/OPU4，再解复用得到10通道的ODU2数据和数据有效信号，将数据有效信号进行分频得到业务恢复时钟的参考时钟，给到时钟芯片产生客户业务时钟。
作为优选，每个通道都支持单独配置功能，即20个10G通道可支持任意的信号排列组合方式。
有益效果
本发明提供了一种应用于DCI设备20x10G FPGA设计方法。具备以下有益效果：
(1)、该一种应用于DCI设备20x10G FPGA设计方法，本发明增加接入了三种10Gb/s的信号，在下游设备中又能输出相应的10Gb/s的信号，扩大了设备的使用范围。
(2)、该一种应用于DCI设备20x10G FPGA设计方法，本发明每个通道都支持单独配置功能，即20个10G通道可支持任意的信号排列组合方式，例如A通道可配置成10GE LAN或10GE WAN或STM64或OTU2，B通道可配置成10GE LAN或10GE WAN或STM64或OTU2，C通道可配置成10GE LAN或10GE WAN或STM64或OTU2，A通道、B通道、C通道的配置互不影响，完全独立。
附图说明
为了更清楚地说明本发明的实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单的介绍。显而易见的，下面描述中的附图仅仅是示例性的，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图引伸获得其他的实施附图。
本说明书所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
图1为本发明20*10Gb/s FPGA设计方法流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一：一种应用于DCI设备20x10G FPGA设计方法，如图1所示，FPGA共用到20个10G通道，每10个为一组，能组成两个OTU4给到线路侧进行传输，每个独立PHY接收到数据之后，将PHY接收的数据先进行单独映射，其中10GE LAN数据映射到ODU2e，10GE WAN、STM64数据映射到ODU2，OTU2解FEC得到ODU2，得到的10个ODU2/ODU2e再多路复用到OPU4/ODU4，加上FEC即可发送到线路侧进行OTU4信号的传输。
FPGA接收到线路侧的数据，进行解映射处理，提取出ODU2/ODU2e的数据和数据有效信号，数据直接给到PHY输出，数据有效信号则用来产生时钟芯片所需的参考时钟，时钟芯片会自动根据输入的参考时钟输出相应的时钟供PHY使用。
实施例二：一种应用于DCI设备20x10G FPGA设计方法，如图1所示，FPGA共用到20个10G通道，每10个为一组，能组成两个OTU4给到线路侧进行传输，每个独立PHY接收到数据之后，将PHY接收的数据先进行单独映射，其中10GE LAN数据映射到ODU2e，10GE WAN、STM64数据映射到ODU2，OTU2解FEC得到ODU2，得到的10个ODU2/ODU2e再多路复用到OPU4/ODU4，加上FEC即可发送到线路侧进行OTU4信号的传输。
FPGA接收到线路侧的数据，进行解映射处理，提取出ODU2/ODU2e的数据和数据有效信号，数据直接给到PHY输出，数据有效信号则用来产生时钟芯片所需的参考时钟，时钟芯片会自动根据输入的参考时钟输出相应的时钟供PHY使用。
一种FPGA接入四种10Gb/s速率业务信号的方法：20个10G通道，每个通道分配一个独立时钟，可以通过修改独立时钟的频率来控制10G通道能够正确接收的业务信号类型，将通道接收的数据直接给到后端处理逻辑进行处理。
一种10Gb/s速率业务信号在OTN中的传输方法：20个10G通道分为两组，每组10个，同一组的10个通道数据先进行单独映射，其中10GE LAN数据映射到ODU2e，10GE WAN、STM64数据通过AMP映射到OPU2，加上帧开销组成ODU2，OTU2解FEC得到ODU2，得到的10个ODU2/ODU2e再多路复用到OPU4/ODU4，加上FEC即可发送到光传送网进行传输OTU4信号。
一种从OTN帧中恢复出客户业务时钟的方法：下游设备接收到OTU4信号先提取ODU4/OPU4，再解复用得到10通道的ODU2数据和数据有效信号，将数据有效信号进行分频得到业务恢复时钟的参考时钟，给到时钟芯片产生客户业务时钟。
本发明增加接入了三种10Gb/s的信号，在下游设备中又能输出相应的10Gb/s的信号，扩大了设备的使用范围。
本发明每个通道都支持单独配置功能，即20个10G通道可支持任意的信号排列组合方式，例如A通道可配置成10GE LAN或10GE WAN或STM64或OTU2，B通道可配置成10GE LAN或10GE WAN或STM64或OTU2，C通道可配置成10GE LAN或10GE WAN或STM64或OTU2，A通道、B通道、C通道的配置互不影响，完全独立。
以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。
Claims (5)
1.一种应用于DCI设备20x10G FPGA设计方法，其特征在于：包括以下工作步骤：
第一步：FPGA共用到20个10G通道，每10个为一组，能组成两个OTU4给到线路侧进行传输；
第二步：每个独立PHY接收到数据之后，将数据先单独进行映射，其中10GE LAN数据映射到ODU2e，10GE WAN、STM64数据映射到ODU2，OTU2解FEC得到ODU2，得到的10个ODU2/ODU2e再多路复用到OPU4/ODU4，加上FEC即可发送到线路侧进行OTU4信号的传输；
第三步：FPGA接收到线路侧的数据，进行解映射处理，提取出ODU2/ODU2e的数据和数据有效信号，数据直接给到PHY输出，数据有效信号则用来产生时钟芯片所需的参考时钟，时钟芯片会自动根据输入的参考时钟输出相应的时钟供PHY使用。
2.根据权利要求1所述的一种应用于DCI设备20x10G FPGA设计方法，其特征在于：20个10G通道，每个通道分配一个独立时钟，可以通过修改独立时钟的频率来控制10G通道能够正确接收的业务信号类型，将通道接收的数据直接给到后端处理逻辑进行处理。
3.根据权利要求1所述的一种应用于DCI设备20x10G FPGA设计方法，其特征在于：20个10G通道分为两组，每组10个，同一组的10个通道数据先进行单独映射，其中10GE LAN数据映射到ODU2e，10GE WAN、STM64数据通过AMP映射到OPU2，加上帧开销组成ODU2，OTU2解FEC得到ODU2，得到的10个ODU2/ODU2e再多路复用到OPU4/ODU4，加上FEC即可发送到光传送网进行传输OTU4信号。
4.根据权利要求1所述的一种应用于DCI设备20x10G FPGA设计方法，其特征在于：下游设备接收到OTU4信号先提取ODU4/OPU4，再解复用得到10通道的ODU2数据和数据有效信号，将数据有效信号进行分频得到业务恢复时钟的参考时钟，给到时钟芯片产生客户业务时钟。
5.根据权利要求1-4中任意一项所述的一种应用于DCI设备20x10G FPGA设计方法，其特征在于：每个通道都支持单独配置功能，即20个10G通道可支持任意的信号排列组合方式。
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| CN101355821A (zh) * | 2008-09-03 | 2009-01-28 | 中兴通讯股份有限公司 | 10吉比特光纤信道业务在光传输网中传输的方法和装置 |
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|---|---|---|---|---|
| CN101267386A (zh) * | 2007-03-15 | 2008-09-17 | 华为技术有限公司 | 传输多路独立以太网数据的方法、装置和系统 |
| CN101355821A (zh) * | 2008-09-03 | 2009-01-28 | 中兴通讯股份有限公司 | 10吉比特光纤信道业务在光传输网中传输的方法和装置 |
| CN101841744A (zh) * | 2009-03-17 | 2010-09-22 | 华为技术有限公司 | 百吉比特以太网在光传输网中传输的方法及装置 |
Non-Patent Citations (1)
| Title |
|---|
| 李敏、危韧勇: "基于FPGA的宽带拆分逻辑――通道监控技术研究与应用", 《电子质量》, 20 May 2008 (2008-05-20), pages 73 * |
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