CN115640838A - 一种基于延拓神经网络的可重构逻辑门实现方法及处理器 - Google Patents

一种基于延拓神经网络的可重构逻辑门实现方法及处理器 Download PDF

Info

Publication number
CN115640838A
CN115640838A CN202211670349.7A CN202211670349A CN115640838A CN 115640838 A CN115640838 A CN 115640838A CN 202211670349 A CN202211670349 A CN 202211670349A CN 115640838 A CN115640838 A CN 115640838A
Authority
CN
China
Prior art keywords
logic gate
output
neural network
continuation
equation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202211670349.7A
Other languages
English (en)
Other versions
CN115640838B (zh
Inventor
梁景琛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Luoan Technology Tianjin Co ltd
Original Assignee
Luoan Technology Tianjin Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Luoan Technology Tianjin Co ltd filed Critical Luoan Technology Tianjin Co ltd
Priority to CN202211670349.7A priority Critical patent/CN115640838B/zh
Publication of CN115640838A publication Critical patent/CN115640838A/zh
Application granted granted Critical
Publication of CN115640838B publication Critical patent/CN115640838B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Logic Circuits (AREA)

Abstract

本发明提供了一种基于延拓神经网络的可重构逻辑门实现方法，包括：（1）建立神经元模型；（2）根据模板参数和系统偏置参数建立延拓神经网络的状态方程，并获得输出方程；（3）设定模板参数及稳定状态电压方程，并带入状态方程，获得系统状态变量的表达式；（4）当逻辑门输出信号为高低电平时，确定输出条件；（5）根据输入信号组合以及逻辑门输出高低电平状态，确定逻辑门实现逻辑输出时的参数取值；（6）利用运算放大器、电阻和电容构成可重构逻辑门电路。本发明基于PNN神经网络布局的逻辑门结构能够实现动态可编辑、可转置、可重构的逻辑门电路，并可适用于超大规模集成电路的实现。

Description

一种基于延拓神经网络的可重构逻辑门实现方法及处理器
技术领域
本发明创造属于可重构集成数字电路领域，尤其是涉及一种基于延拓神经网络的可重构逻辑门实现方法及处理器。
背景技术
数字电路或数字集成电路是由许多的逻辑门组成的复杂电路。与模拟电路相比，它主要进行数字信号的处理，因此抗干扰能力较强。逻辑门是数字集成电路上的基本组件。简单的逻辑门可由晶体管组成。这些晶体管的组合可以使代表两种信号的高低电平在通过它们之后产生高电平或者低电平的信号。高、低电平可以分别代表逻辑上的“真”与“假”，从而实现逻辑运算。
传统的逻辑门电路构建技术中，门电路的构建与实现是预先设定好的，是不可动态互换的，这个‘门’作为开关使用缺乏其灵动性与拓展性。由此生成的逻辑门电路在当下计算机技术中存在难以解决的问题，比如，实际用户不可将其运算/计算资源和计算机自身配置相协作并做出有效控制，做出的芯片无法执行更智能化的技术逻辑部署与数据结构挖掘、分析、处理、脱敏等特定功能。因此，构造动态可重构的逻辑门电路和芯片将是下一代人工智能云计算架构下的芯片设计重要的发展方向之一。
现有的可重构动态逻辑门大都基于传统的可编程逻辑门阵列(FPGA)技术，FPGA技术是对集成电路芯片上的静态的连线进行重新连接来实现不同的功能，其单个的逻辑门并不是可重构的。因此，虽然FPGA在某种意义上对于传统逻辑门构建有所改变，但是现有的实现可重构的动态逻辑门的方法不能很好地满足逻辑运算速度以及逻辑结果多样性的要求，不适应于超大规模集成电路(VLSI)的实现。
发明内容
有鉴于此，本发明创造旨在提出一种基于延拓神经网络（Prolongment neuralnetwork，PNN）的可重构逻辑门实现方法，以实现动态可编辑、可转置、可重构的逻辑门电路，并可适应于超大规模集成电路的实现。
为达到上述目的，本发明创造的技术方案是这样实现的：一种基于延拓神经网络的可重构逻辑门实现方法，包括：
（1）建立神经元模型；
Figure 714031DEST_PATH_IMAGE001
其中，
Figure 709800DEST_PATH_IMAGE002
，
Figure 630483DEST_PATH_IMAGE003
是神经元输入信号，
Figure 88009DEST_PATH_IMAGE004
是神经元
Figure 981010DEST_PATH_IMAGE005
的突触权值，
Figure 69052DEST_PATH_IMAGE006
是输入信号的线性组合器的输出，
Figure 408854DEST_PATH_IMAGE007
为偏置，
Figure 670071DEST_PATH_IMAGE008
为激活函数，
Figure 479895DEST_PATH_IMAGE009
是神经元输出信号，偏置
Figure 286308DEST_PATH_IMAGE007
的作用是对模型中的线性组合器的输出
Figure 102955DEST_PATH_IMAGE006
作仿射变换；
（2）根据模板参数和系统偏置参数建立延拓神经网络的状态方程，并获得输出方程；
状态方程：
Figure 918595DEST_PATH_IMAGE010
输出方程：
Figure 707560DEST_PATH_IMAGE011
其中，
Figure 950453DEST_PATH_IMAGE012
是第一输出信号，
Figure 519975DEST_PATH_IMAGE013
是系统状态变量，为第二输出信号，
Figure 936044DEST_PATH_IMAGE014
是第一输入信号，
Figure 392564DEST_PATH_IMAGE015
是第二输入信号，
Figure 55627DEST_PATH_IMAGE016
为模板参数，
Figure 597597DEST_PATH_IMAGE017
和
Figure 941991DEST_PATH_IMAGE018
为系统偏置参数，
Figure 536175DEST_PATH_IMAGE019
为激活函数，也是逻辑门输出信号；
Figure 370139DEST_PATH_IMAGE012
也是神经元
Figure 461723DEST_PATH_IMAGE005
的状态变量，
Figure 157278DEST_PATH_IMAGE013
是神经元
Figure 837658DEST_PATH_IMAGE020
的状态变量，神经元
Figure 593255DEST_PATH_IMAGE020
和神经元
Figure 93507DEST_PATH_IMAGE005
之间存在确定关系，从而实现神经元的状态延拓；
（3）设定模板参数
Figure 796015DEST_PATH_IMAGE021
，稳定状态电压方程
Figure 409530DEST_PATH_IMAGE022
，将
Figure 585296DEST_PATH_IMAGE023
带入状态方程，获得系统状态变量
Figure 589155DEST_PATH_IMAGE024
；
（4）当逻辑门输出信号为高电平时，
Figure 875780DEST_PATH_IMAGE025
，系统状态变量
Figure 750326DEST_PATH_IMAGE026
；将
Figure 96994DEST_PATH_IMAGE025
和
Figure 519973DEST_PATH_IMAGE021
，带入系统状态变量
Figure 875868DEST_PATH_IMAGE013
获得逻辑门输出为高电平的条件；
当逻辑门输出信号为低电平时，
Figure 870500DEST_PATH_IMAGE027
，系统状态变量
Figure 201118DEST_PATH_IMAGE028
；将
Figure 163258DEST_PATH_IMAGE027
和
Figure 807997DEST_PATH_IMAGE021
，带入系统状态变量
Figure 171982DEST_PATH_IMAGE013
获得逻辑门输出为低电平的条件；
（5）根据不同输入信号组合
Figure 548868DEST_PATH_IMAGE029
以及逻辑门输出高低电平状态条件，确定逻辑门实现逻辑输出时的参数取值；
实现OR门时其参数取值范围：
Figure 998304DEST_PATH_IMAGE030
；
实现AND门时其参数取值范围：
Figure 181155DEST_PATH_IMAGE031
；
实现NAND门时其参数取值范围：
Figure 399647DEST_PATH_IMAGE032
；
实现NOR门时其参数取值范围：
Figure 9751DEST_PATH_IMAGE033
；
（6）根据上述步骤（1）-（5），利用运算放大器、电阻和电容构成所述基于延拓神经网络的可重构逻辑门电路。
进一步的，上述步骤（1）中还包括获得一种半监督学习过程模型样本用于神经网络正则化，并由此获取一种可微流形PNN神经单元组；具体步骤为：
S1、输入空间用
Figure 759532DEST_PATH_IMAGE034
表示，并假定是静态的，待到变量取值时会成动态；其提供两个输入数据集，第一数据集为
Figure 464183DEST_PATH_IMAGE035
，第二数据集为
Figure 547633DEST_PATH_IMAGE036
，两者都服从一个固定分布
Figure 656535DEST_PATH_IMAGE037
；
S2、对于第一数据集
Figure 283825DEST_PATH_IMAGE035
中的每一个输入向量X，第二数据集
Figure 74058DEST_PATH_IMAGE036
提供类标
Figure 80191DEST_PATH_IMAGE038
；类标
Figure 546944DEST_PATH_IMAGE038
来自输入空间
Figure 146684DEST_PATH_IMAGE034
，并同条件分布
Figure 458717DEST_PATH_IMAGE039
一致；
S3、机器学习对于两个数据集产生一个输出：
Figure 257040DEST_PATH_IMAGE040
来自输入空间
Figure 894694DEST_PATH_IMAGE034
，并由第二数据集给出一个类标的带类标数据，服从联合分布
Figure 778468DEST_PATH_IMAGE041
，根据这个定义，
Figure 894192DEST_PATH_IMAGE042
是边缘分布，通过联合分布
Figure 874917DEST_PATH_IMAGE043
在预期响应上积分所得到；无类标数据
Figure 162767DEST_PATH_IMAGE036
由输入数据空间
Figure 783104DEST_PATH_IMAGE034
中直接获得，服从固定分布
Figure 453251DEST_PATH_IMAGE042
；
S4、获取经验函数中的半监督学习样本用于神经网络正则化：
安全训练样本=
Figure 209854DEST_PATH_IMAGE044
，其中
Figure 877727DEST_PATH_IMAGE045
为带类标的样本，
Figure 985360DEST_PATH_IMAGE046
为无类标的样本。
本发明还提供一种高速逻辑门阵列并行智能处理器，其包括采用所述的基于延拓神经网络的可重构逻辑门实现方法构建的高速逻辑门阵列。
该处理器是一种采用集CPU、GPU、NPU、DPU为一体的高逻辑门架构下的超快量子（云）计算可编辑处理器模型算法结构的一种低功耗，高性能的器件。总器件部署主频是7.1GHz，热设计功耗68W，其中CPU部分采用7.1GHz，18核24线程，热设计功耗41W，GPU和目前市场上NVIDIA RTX3090Ti相当。
相对于现有技术，本发明创造所述的一种基于延拓神经网络的可重构逻辑门实现方法及高速逻辑门阵列并行智能处理器具有以下优势：
（1）本发明所述的基于延拓神经网络的逻辑门输出能够通过改变模板参数信号，动态编辑、重构实现不同的逻辑功能，具有高可用性；
（2）本发明的可重构逻辑门电路实现方法结构简单、系统稳定性高且适用于超大规模集成电路的实现；
（3）本器件采用虚拟神经网络技术算法和超快量子计算逻辑门阵列并行处理模式。相比目前FPGA和CPLD类型的可编程ASIC器件具备更高效，运算能力和算力能力更有效、更便捷，更快速敏捷开发器件性能的“用户”定制的总集成算法部署等方式和能力；
（4）本发明是全方位定制的基于全可视化三维立体环绕场景可编辑逻辑门阵列并行处理器系列产品，可应用于包括仿真生物材料（类脑图）智能机器人，智能化城市部署，智能汽车（防疲劳驾驶和自动车距识别等），医用外科手术机器人，航天领域的3D光感环境中央体系管理（地面指挥部监控飞行器，比如火箭和航天器入轨角度和姿态调控数据分析等实时数字化动态可视化虚拟即时环境效果）场景以及其它高智能化领域等。
附图说明
构成本发明创造的一部分的附图用来提供对本发明创造的进一步理解，本发明创造的示意性实施例及其说明用于解释本发明创造，并不构成对本发明创造的不当限定。
图1为本发明创造实施例所述的一种基于延拓神经网络的可重构逻辑门实现方法。
图2为本发明创造实施例所述的一种半监督学习过程模型对神经网络正则化处理示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明创造中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明创造。
本发明所涉及的基于延拓神经网络的可重构逻辑门技术是基于逻辑微电子数字电路中双极型数字逻辑与经典逻辑理想输入输出状态处理架构以及逻辑门动态行为参数，如上升时间、下降时间、传播延迟和功耗延迟，是一种即时动态“可编辑、可转置、可重构”的处理器高效逻辑门控系统。其中，延拓神经网络的结构模型采用双叠加神经元衍射与映射同步结构确定，具体为偏正广义抵近激活函数网络布局。
参考图1，一种基于延拓神经网络的可重构逻辑门实现方法，包括：
（1）建立神经元模型；
Figure 193619DEST_PATH_IMAGE001
其中，
Figure 70308DEST_PATH_IMAGE002
，
Figure 971399DEST_PATH_IMAGE003
是神经元输入信号，
Figure 300749DEST_PATH_IMAGE004
是神经元
Figure 640595DEST_PATH_IMAGE005
的突触权值，
Figure 856944DEST_PATH_IMAGE006
是输入信号的线性组合器的输出，
Figure 178204DEST_PATH_IMAGE007
为偏置，
Figure 11162DEST_PATH_IMAGE008
为激活函数，
Figure 810490DEST_PATH_IMAGE009
是神经元输出信号，偏置
Figure 180265DEST_PATH_IMAGE007
的作用是对模型中的线性组合器的输出
Figure 672427DEST_PATH_IMAGE006
作仿射变换；
（2）根据模板参数和系统偏置参数建立延拓神经网络的状态方程，并获得输出方程；
状态方程：
Figure 461522DEST_PATH_IMAGE010
输出方程：
Figure 330121DEST_PATH_IMAGE011
其中，
Figure 786641DEST_PATH_IMAGE012
是第一输出信号，
Figure 262753DEST_PATH_IMAGE013
是系统状态变量，为第二输出信号，
Figure 53992DEST_PATH_IMAGE014
是第一输入信号，
Figure 945855DEST_PATH_IMAGE015
是第二输入信号，
Figure 506150DEST_PATH_IMAGE016
为模板参数，
Figure 90846DEST_PATH_IMAGE017
和
Figure 369381DEST_PATH_IMAGE018
为系统偏置参数，
Figure 268198DEST_PATH_IMAGE019
为激活函数，也是逻辑门输出信号；
同时，
Figure 682998DEST_PATH_IMAGE012
也是神经元
Figure 438596DEST_PATH_IMAGE005
的状态变量，
Figure 204427DEST_PATH_IMAGE013
是神经元
Figure 432234DEST_PATH_IMAGE020
的状态变量，神经元
Figure 45749DEST_PATH_IMAGE020
和神经元
Figure 221515DEST_PATH_IMAGE005
之间存在确定关系，例如，
Figure 959795DEST_PATH_IMAGE047
，即神经元
Figure 449682DEST_PATH_IMAGE020
和神经元
Figure 589808DEST_PATH_IMAGE005
间隔2个神经元，从而实现神经元的状态延拓。
（3）设定模板参数
Figure 936475DEST_PATH_IMAGE021
，稳定状态电压方程
Figure 427631DEST_PATH_IMAGE048
，将
Figure 252367DEST_PATH_IMAGE048
带入状态方程，获得系统状态变量
Figure 246999DEST_PATH_IMAGE024
；
（4）当逻辑门输出信号为高电平时，
Figure 843197DEST_PATH_IMAGE025
，系统状态变量
Figure 805337DEST_PATH_IMAGE026
；将
Figure 450076DEST_PATH_IMAGE025
和
Figure 548482DEST_PATH_IMAGE021
，带入系统状态变量
Figure 981825DEST_PATH_IMAGE013
获得逻辑门输出为高电平的条件；
当逻辑门输出信号为低电平时，
Figure 431261DEST_PATH_IMAGE027
，系统状态变量
Figure 551795DEST_PATH_IMAGE028
；将
Figure 848915DEST_PATH_IMAGE027
和
Figure 786915DEST_PATH_IMAGE021
，带入系统状态变量
Figure 458068DEST_PATH_IMAGE013
获得逻辑门输出为低电平的条件；
（5）根据不同输入信号组合
Figure 710189DEST_PATH_IMAGE029
以及逻辑门输出高低电平状态条件，确定逻辑门实现逻辑输出时的参数取值；
实现OR门时其参数取值范围：
Figure 783187DEST_PATH_IMAGE030
；
实现AND门时其参数取值范围：
Figure 767455DEST_PATH_IMAGE031
；
实现NAND门时其参数取值范围：
Figure 925904DEST_PATH_IMAGE032
；
实现NOR门时其参数取值范围：
Figure 184978DEST_PATH_IMAGE049
；
（6）根据上述步骤（1）-（5），利用运算放大器、电阻和电容构成所述基于延拓神经网络的可重构逻辑门电路。
参考图2，还包括获得一种半监督学习过程模型样本用于神经网络正则化，并由此获取一种可微流形PNN神经单元组；具体步骤为：
S1、输入空间用
Figure 378062DEST_PATH_IMAGE034
表示，并假定是静态的，待到变量取值时会成动态；其提供两个输入数据集，第一数据集为
Figure 595548DEST_PATH_IMAGE035
，第二数据集为
Figure 241293DEST_PATH_IMAGE036
，两者都服从一个固定分布
Figure 298198DEST_PATH_IMAGE037
；
S2、对于第一数据集
Figure 424417DEST_PATH_IMAGE035
中的每一个输入向量X，第二数据集
Figure 796493DEST_PATH_IMAGE036
提供类标
Figure 680266DEST_PATH_IMAGE038
；类标
Figure 61569DEST_PATH_IMAGE038
来自输入空间
Figure 917661DEST_PATH_IMAGE034
，并同条件分布
Figure 460637DEST_PATH_IMAGE039
一致；
S3、机器学习对于两个数据集产生一个输出：
Figure 831707DEST_PATH_IMAGE040
来自输入空间
Figure 751122DEST_PATH_IMAGE034
，并由第二数据集给出一个类标的带类标数据，服从联合分布
Figure 258457DEST_PATH_IMAGE041
，根据这个定义，
Figure 50964DEST_PATH_IMAGE042
是边缘分布，通过联合分布
Figure 158597DEST_PATH_IMAGE043
在预期响应上积分所得到；无类标数据
Figure 366856DEST_PATH_IMAGE036
由输入数据空间
Figure 243545DEST_PATH_IMAGE034
中直接获得，服从固定分布
Figure 162214DEST_PATH_IMAGE042
；
S4、获取经验函数中的半监督学习样本用于神经网络正则化：
安全训练样本=
Figure 694827DEST_PATH_IMAGE050
，其中
Figure 441197DEST_PATH_IMAGE051
为带类标的样本，
Figure 172393DEST_PATH_IMAGE052
为无类标的样本。
本发明基于PNN（Prolongment neural network）神经网络布局的逻辑门结构的是一种高效智能化的实时、可高速并行处理信号的流形光滑结构MIMO模拟电路，能够实现超大规模集成电路的实现。
本发明还提供一种高速逻辑门阵列并行智能处理器，其包括采用所述的基于延拓神经网络的可重构逻辑门实现方法构建的高速逻辑门阵列。
该处理器是一种采用集CPU、GPU、NPU、DPU为一体的高逻辑门架构下的超快量子（云）计算可编辑处理器模型算法结构的一种低功耗，高性能的器件。总器件部署主频是7.1GHz，热设计功耗68W，其中CPU部分采用7.1GHz，18核24线程，热设计功耗41W，GPU和目前市场上NVIDIA RTX3090Ti相当。
以上实施例仅表达了本发明的一种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形、替换及改进，这些都应涵盖在本发明的保护范围之内。因此，本发明专利的保护范围应以权利要求为准。

Claims (3)

1.一种基于延拓神经网络的可重构逻辑门实现方法，其特征在于，包括：
（1）建立神经元模型；
Figure 356960DEST_PATH_IMAGE001
其中，
Figure 555992DEST_PATH_IMAGE002
，
Figure 476674DEST_PATH_IMAGE003
是神经元输入信号，
Figure 403042DEST_PATH_IMAGE004
是神经元
Figure 296043DEST_PATH_IMAGE006
的突触权值，
Figure 259451DEST_PATH_IMAGE007
是输入信号的线性组合器的输出，
Figure 588801DEST_PATH_IMAGE008
为偏置，
Figure 866330DEST_PATH_IMAGE010
为激活函数，
Figure 800788DEST_PATH_IMAGE012
是神经元输出信号，偏置
Figure 872780DEST_PATH_IMAGE013
的作用是对模型中的线性组合器的输出
Figure 689426DEST_PATH_IMAGE007
作仿射变换；
（2）根据模板参数和系统偏置参数建立延拓神经网络的状态方程，并获得输出方程；
状态方程：
Figure 567384DEST_PATH_IMAGE014
输出方程：
Figure 163538DEST_PATH_IMAGE015
其中，
Figure 655699DEST_PATH_IMAGE016
是第一输出信号，
Figure 710374DEST_PATH_IMAGE017
是系统状态变量，为第二输出信号，
Figure 251077DEST_PATH_IMAGE018
是第一输入信号，
Figure 973176DEST_PATH_IMAGE019
是第二输入信号，
Figure 449288DEST_PATH_IMAGE020
为模板参数，
Figure 240526DEST_PATH_IMAGE021
和
Figure 397969DEST_PATH_IMAGE022
为系统偏置参数，
Figure 958264DEST_PATH_IMAGE023
为激活函数，也是逻辑门输出信号；
（3）设定模板参数
Figure 746222DEST_PATH_IMAGE024
，稳定状态电压方程
Figure 24757DEST_PATH_IMAGE025
，将
Figure 720312DEST_PATH_IMAGE026
带入状态方程，获得系统状态变量
Figure 213741DEST_PATH_IMAGE027
；
（4）当逻辑门输出信号为高电平时，
Figure 484185DEST_PATH_IMAGE028
，系统状态变量
Figure 752747DEST_PATH_IMAGE029
；将
Figure 235681DEST_PATH_IMAGE030
和
Figure 724563DEST_PATH_IMAGE031
，带入系统状态变量
Figure 165908DEST_PATH_IMAGE017
获得逻辑门输出为高电平的条件；
当逻辑门输出信号为低电平时，
Figure 232084DEST_PATH_IMAGE032
，系统状态变量
Figure 535021DEST_PATH_IMAGE033
将
Figure 658835DEST_PATH_IMAGE034
和
Figure 959497DEST_PATH_IMAGE035
，带入系统状态变量
Figure 699920DEST_PATH_IMAGE017
获得逻辑门输出为低电平的条件；
（5）根据不同输入信号组合
Figure 540968DEST_PATH_IMAGE036
以及逻辑门输出高低电平状态条件，确定逻辑门实现逻辑输出时的参数取值；
实现OR门时其参数取值范围：
Figure 863496DEST_PATH_IMAGE037
；
实现AND门时其参数取值范围：
Figure 115486DEST_PATH_IMAGE039
；
实现NAND门时其参数取值范围：
Figure 93937DEST_PATH_IMAGE040
；
实现NOR门时其参数取值范围：
Figure 925627DEST_PATH_IMAGE041
；
（6）根据所述步骤（1）-（5），利用运算放大器、电阻和电容构成所述基于延拓神经网络的可重构逻辑门电路。
2.根据权利要求1所述的一种基于延拓神经网络的可重构逻辑门实现方法，其特征在于：所述步骤（1）中还包括获得一种半监督学习过程模型样本用于神经网络正则化，具体步骤为：
S1、输入空间用
Figure 300065DEST_PATH_IMAGE042
表示，并假定是静态的，待到变量取值时会成动态；其提供两个输入数据集，第一数据集为
Figure 722956DEST_PATH_IMAGE043
，第二数据集为
Figure 923124DEST_PATH_IMAGE044
，两者都服从一个固定分布
Figure 433871DEST_PATH_IMAGE045
；
S2、对于第一数据集
Figure 386784DEST_PATH_IMAGE043
中的每一个输入向量X，第二数据集
Figure 262467DEST_PATH_IMAGE044
提供类标
Figure 136882DEST_PATH_IMAGE046
；类标
Figure 123424DEST_PATH_IMAGE046
来自输入空间
Figure 462001DEST_PATH_IMAGE042
，并同条件分布
Figure 243006DEST_PATH_IMAGE047
一致；
S3、机器学习对于两个数据集产生一个输出：
Figure 480084DEST_PATH_IMAGE048
来自输入空间
Figure 254005DEST_PATH_IMAGE042
，并由第二数据集给出一个类标的带类标数据，服从联合分布
Figure 401083DEST_PATH_IMAGE049
，根据这个定义，
Figure 602258DEST_PATH_IMAGE050
是边缘分布，通过联合分布
Figure 258455DEST_PATH_IMAGE051
在预期响应上积分所得到；无类标数据
Figure 570487DEST_PATH_IMAGE044
由输入数据空间
Figure 696706DEST_PATH_IMAGE042
中直接获得，服从固定分布
Figure 819514DEST_PATH_IMAGE050
；
S4、获取经验函数中的半监督学习样本用于神经网络正则化：
安全训练样本=
Figure 952555DEST_PATH_IMAGE052
，其中
Figure 84591DEST_PATH_IMAGE053
为带类标的样本，
Figure 189950DEST_PATH_IMAGE054
为无类标的样本。
3.一种高速逻辑门阵列并行智能处理器，其特征在于，包括采用所述权利要求1-2任一项所述的基于延拓神经网络的可重构逻辑门实现方法构建的高速逻辑门阵列。
CN202211670349.7A 2022-12-26 2022-12-26 一种基于延拓神经网络的可重构逻辑门实现方法及处理器 Active CN115640838B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211670349.7A CN115640838B (zh) 2022-12-26 2022-12-26 一种基于延拓神经网络的可重构逻辑门实现方法及处理器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211670349.7A CN115640838B (zh) 2022-12-26 2022-12-26 一种基于延拓神经网络的可重构逻辑门实现方法及处理器

Publications (2)

Publication Number Publication Date
CN115640838A true CN115640838A (zh) 2023-01-24
CN115640838B CN115640838B (zh) 2023-04-07

Family

ID=84949952

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211670349.7A Active CN115640838B (zh) 2022-12-26 2022-12-26 一种基于延拓神经网络的可重构逻辑门实现方法及处理器

Country Status (1)

Country Link
CN (1) CN115640838B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219991A (zh) * 2013-03-22 2013-07-24 南京航空航天大学 基于cnn的动态可重构逻辑门实现方法及其实现电路
CN110889015A (zh) * 2019-10-31 2020-03-17 天津工业大学 面向图数据的独立解耦卷积神经网络表征算法
CN111026058A (zh) * 2019-12-16 2020-04-17 浙江大学 基于瓦瑟斯坦距离和自编码器的半监督深度学习故障诊断方法
US20200169396A1 (en) * 2017-06-02 2020-05-28 Google Llc Quantum neural network
CN111767949A (zh) * 2020-06-28 2020-10-13 华南师范大学 一种基于特征和样本对抗共生的多任务学习方法及其系统
US20210012974A1 (en) * 2019-07-14 2021-01-14 University Of Southern California Fully-printed all-solid-state organic flexible artificial synapse for neuromorphic computing
CN113810044A (zh) * 2021-09-24 2021-12-17 南京林业大学 一种基于忆阻细胞的可重构非线性逻辑门电路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219991A (zh) * 2013-03-22 2013-07-24 南京航空航天大学 基于cnn的动态可重构逻辑门实现方法及其实现电路
US20200169396A1 (en) * 2017-06-02 2020-05-28 Google Llc Quantum neural network
US20210012974A1 (en) * 2019-07-14 2021-01-14 University Of Southern California Fully-printed all-solid-state organic flexible artificial synapse for neuromorphic computing
CN110889015A (zh) * 2019-10-31 2020-03-17 天津工业大学 面向图数据的独立解耦卷积神经网络表征算法
CN111026058A (zh) * 2019-12-16 2020-04-17 浙江大学 基于瓦瑟斯坦距离和自编码器的半监督深度学习故障诊断方法
CN111767949A (zh) * 2020-06-28 2020-10-13 华南师范大学 一种基于特征和样本对抗共生的多任务学习方法及其系统
CN113810044A (zh) * 2021-09-24 2021-12-17 南京林业大学 一种基于忆阻细胞的可重构非线性逻辑门电路

Also Published As

Publication number Publication date
CN115640838B (zh) 2023-04-07

Similar Documents

Publication Publication Date Title
US20200193274A1 (en) Training neural network accelerators using mixed precision data formats
TW201917566A (zh) 深度視覺處理器
Dou et al. Memristor-based LSTM network for text classification
Paluszek et al. MATLAB machine learning recipes: a problem-solution approach
Giernacki et al. Cuttlefish optimization algorithm in autotuning of altitude controller of unmanned aerial vehicle (UAV)
Long et al. A multi-subpopulation bacterial foraging optimisation algorithm with deletion and immigration strategies for unmanned surface vehicle path planning
Quagliarella et al. Sub-population policies for a parallel multiobjective genetic algorithm with applications to wing design
Fiorini A cybernetics update for competitive deep learning system
Zjavka Recognition of generalized patterns by a differential polynomial neural network
Asgari et al. Digital multiplier-less spiking neural network architecture of reinforcement learning in a context-dependent task
Kozek et al. A DOUBLE TIME—SCALE CNN FOR SOLVING TWO‐DIMENSIONAL NAVIER—STOKES EQUATIONS
CN115640838B (zh) 一种基于延拓神经网络的可重构逻辑门实现方法及处理器
Ahn et al. Projection-based point convolution for efficient point cloud segmentation
Bodiwala et al. Efficient hardware implementations of deep neural networks: A survey
Pei et al. Multi-grained system integration for hybrid-paradigm brain-inspired computing
Wang et al. Manufacturing knowledge modeling based on artificial neural network for intelligent CAPP
Acosta et al. Custom architectures for fuzzy and neural networks controllers
Dong et al. Implementation of artificial neural network for real time applications using field programmable analog arrays
Kimura et al. Evolving soft robots to execute multiple tasks with combined-cppn-neat
Bang et al. A hardware annealing method for optimal solutions on cellular neural networks
Kowalski Evolutionary strategy for the fuzzy flip-flop neural networks supervised learning procedure
Jahnke et al. Digital simulation of spiking neural networks
WO2022109779A1 (zh) 一种数据处理的方法以及相关设备
Lin et al. FPGA implementation of a recurrent neural fuzzy network with on-chip learning for prediction and identification applications
Wei et al. Color-based 3d model classification using hopfield neural network

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant