CN115599187A - 基于fpga实现dsp复位过程的系统及控制方法 - Google Patents

Abstract

本发明提供的一种基于FPGA实现DSP复位过程的系统及控制方法，涉及DSP复位技术领域，FPGA的第一IO管脚通过DSP复位线连接DSP的复位管脚，以控制DSP的复位过程，FPGA的第二IO管脚通过DSP状态标志线连接DSP的GPIO管脚，以表征DSP的复位状态，从而完成初始复位控制和中途死机复位控制，用FPGA来控制DSP的复位信号，具有灵活性，时间可控，状态可控，现场可维护等特点，有效解决了DSP上电不启动和中途死机两个技术难题。

Description

基于FPGA实现DSP复位过程的系统及控制方法

技术领域

本发明涉及DSP复位技术领域，尤其涉及一种基于FPGA实现DSP复位过程的系统及控制方法。

背景技术

随着数字信号处理器(DSP)和现场可编程门阵列器件(FPGA)的发展，采用DSP+FPGA的数字硬件系统显示出其优越性，可把二者的优点结合在一起，兼顾速度和灵活性。因此该结构正愈来愈得到人们的重视，应用的领域也越来越广泛。

数字信号处理器(DSP)在使用过程中，存在初始复位不成功和中途程序跑飞问题。国防科大DSP产品使用手册上针对复位信号及启动系统提出四点建议：(1)复位信号和启动模式设置信号要稳定可靠；(2)复位信号应满足芯片数据手册的时序要求；(3)复位操作一般与电源系统的启动过程配合进行，需重点考虑二者的协同工作问题；(4)复位信号及启动模式信号是保证系统正常启动、工作的关键，但任何设计都无法保证系统能100％成功启动，因此，复位信号及启动模式最好配合电源系统一起设计，保证系统可以通过多次自动重试大幅降低启动失败的概率。但目前，还没有一种方法能够有效解决DSP上电不启动和中途死机两个技术难题。

基于此，亟需一种能够有效解决DSP上电不启动和中途死机两个技术难题的技术。

发明内容

本发明的目的在于提供一种基于FPGA实现DSP复位过程的系统及控制方法，用FPGA来控制DSP的复位过程，具有灵活性，时间可控，状态可控，现场可维护等特点，有效解决了DSP上电不启动和中途死机两个技术难题。

为了实现上述目的，本发明提供如下技术方案：

一种基于FPGA实现DSP复位过程的系统，所述系统包括：FPGA和DSP；所述FPGA的第一IO管脚通过DSP复位线连接所述DSP的复位管脚；所述FPGA的第二IO管脚通过DSP状态标志线连接所述DSP的GPIO管脚；

所述FPGA用于通过所述DSP复位线控制所述DSP的复位过程，通过所述DSP状态标志线表征所述DSP的复位状态；所述复位状态包括初始复位状态和中途死机复位状态。

一种基于FPGA实现DSP复位过程的控制方法，基于上述的系统进行工作，所述控制方法包括初始复位控制过程和中途死机复位控制过程；

所述初始复位控制过程包括：

FPGA通过DSP复位线将DSP的复位管脚置为低电平；

所述FPGA检测所述DSP在第一预设时间内是否复位成功；若未复位成功，则返回“FPGA通过DSP复位线将DSP的复位管脚置为低电平”的步骤，直至所述DSP复位成功；并在所述DSP复位成功时，通过DSP状态标志线将所述DSP的GPIO管脚置为低电平；

所述中途死机复位控制过程包括：

所述FPGA接收所述DSP在正常工作过程中每隔第二预设时间所发送的第一信号；

若未接收到所述第一信号，则所述FPGA认为所述DSP中途死机，通过所述DSP复位线将所述DSP的复位管脚置为低电平，并向所述DSP发送所述DSP中途死机之前的全局变量和中间数据，使所述DSP复位成功后能够恢复死机之前的工作状态。

一种基于FPGA实现DSP复位过程的控制方法，基于上述的系统进行工作，所述控制方法包括初始复位控制过程和中途死机复位控制过程；

所述初始复位控制过程包括：

DSP检测复位管脚是否为低电平；

若是，则所述DSP开始复位，并在复位成功时，向FPGA发送第二信号；在未复位成功时，返回“DSP检测复位管脚是否为低电平”的步骤，直至复位成功；

所述中途死机复位控制过程包括：

所述DSP检测复位管脚是否为低电平；

若是，则所述DSP开始复位，并从所述FPGA中读取所述DSP中途死机之前的全局变量和中间数据，以在复位成功时，恢复死机之前的工作状态。

与现有技术相比，本发明提供的一种基于FPGA实现DSP复位过程的系统及控制方法，FPGA的第一IO管脚通过DSP复位线连接DSP的复位管脚，以控制DSP的复位过程，FPGA的第二IO管脚通过DSP状态标志线连接DSP的GPIO管脚，以表征DSP的复位状态，从而完成初始复位控制和中途死机复位控制，用FPGA来控制DSP的复位信号，具有灵活性，时间可控，状态可控，现场可维护等特点，有效解决了DSP上电不启动和中途死机两个技术难题。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例1所提供的系统的结构示意图；

图2为本发明实施例1所提供的DSP初始复位第一次成功的时序图；

图3为本发明实施例1所提供的DSP初始复位第二次成功的时序图；

图4为本发明实施例1所提供的DSP中途复位的时序图；

图5为本发明实施例2所提供的复位模块的工作流程图；

图6为本发明实施例2所提供的检测模块的工作流程图；

图7为本发明实施例3所提供的Bootloader汇编程序及main()程序的工作流程图；

图8为本发明实施例3所提供的中断处理函数的工作流程图。

具体实施方式

为了便于清楚描述本发明实施例的技术方案，在本发明的实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本发明中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。

实施例1:

DSP的上电工作过程为：配置DSP为16位引导模式，DSP在上电复位后，DSP固化的Boot程序会从/CE1所选中的地址空间(即0x90000000)开始拷贝1KByte的程序到内部存储器SRAM从0地址开始的地址空间，并从0地址开始执行此段1KByte的程序，这1KByte的程序为Bootloader程序，即二次加载程序。这1KByte的程序通常用来从Flash中搬运DSP运行程序到其SRAM指定空间中，并使指令指针跳转到DSP运行程序的入口即mian{}函数，以执行DSP运行程序，此后DSP一直运行DSP运行程序。

DSP在运行过程中，由于外界的干扰或其它未知原因，可能出现程序跑飞，停止工作即死机的情况，尽管程序跑飞的原因及机理还不是很清楚，但是可以考虑通过中途复位使DSP继续工作，但目前DSP的中途复位主要面临两个方面问题：一是DSP需要重新加载DSP运行程序，其时间大约需要600ms，而总体要求通信周期为20ms，这么长的重新启动时间，系统是不能接受的；二是重新复位后，死机前一刻的现场即一些全局变量和中间数据遭到破坏，进入main()函数又要重新初始化变量，这更不能接受。为了解决上述两个方面问题，考虑程序跑飞后，DSP内存中的程序段和数据段内容是否还在。如果程序段在，中途复位可以不二次加载DSP运行程序；如果数据段在，中途复位可以通过恢复死机前一刻的现场而不用初始化全局变量。本实施例在对DSP在线仿真时，CCS的Debug下有DSP复位命令reset cpu，当执行reset cpu时，观察内存中程序段没有改变，而数据段内容变化。基于上述对DSP的上电工作过程和中途死机复位时内存状态这两个方面的认识，本实施例提出一种基于FPGA实现DSP复位过程的系统，能利用FPGA实现DSP看门狗机制。

如图1所示，本实施例用于提供一种基于FPGA实现DSP复位过程的系统，所述系统包括：FPGA和DSP，FPGA的第一IO管脚通过DSP复位线连接DSP的复位管脚/RESET，FPGA的第二IO管脚通过DSP状态标志线连接DSP的GPIO管脚(图1中为GPIO[5])。FPGA用于通过操作DSP复位线控制DSP的复位过程，通过操作DSP状态标志线表征DSP的复位状态，复位状态包括初始复位状态和中途死机复位状态，从而通过操作DSP状态标志线告诉DSP在复位时，DSP是处于初始复位状态还是处于中途死机复位状态。

本实施例的系统可为基于DSP+FPGA结构的长航时高精度组合导航系统，DSP可采用TI公司的TMS320C6713B，FPGA可采用ACTEL公司的A3P1000。

上述系统在初始上电复位阶段，FPGA和DSP的配合关系如下：

系统初始上电以后，先让FPGA复位，其持续时间约为150ms，在此期间，FPGA相应的I/O口(即第一I/O管脚)将DSP的复位管脚/RESET一直置为高电平，FPGA复位完成后，FPGA将DSP的复位管脚/RESET拉低500ms以使DSP开始复位。如果DSP复位成功，DSP会自动加载1KByte的Bootloader程序，用时约为3ms，之后Bootloader程序会开始运行，将DSP运行程序从Flash加载到DSP的SRAM中，其用时由运行程序长短来定，约为600ms，然后指令指针会跳转到DSP运行程序的main()函数入口开始执行DSP运行程序，进入main()函数之后，DSP立即通过EMIF接口向FPGA发送“握手”信号，以表明DSP已正常工作。基于此，FPGA在DSP开始复位后的800ms内都会一直检测“握手”信号(包括地址线、数据线、DSP产生的片选信号/CE2和写信号/AWE)，如果FPGA在800ms内检测到所有的信号均正常(即接收到“握手”信号)，则认为DSP复位成功，已正常工作，此时DSP的复位管脚维持为高电平不变。如果FPGA在800ms内不能检测到DSP发出的“握手”信号，则认为DSP未能成功复位，FPGA会对DSP进行20ms重新复位，然后重复之前800ms的检测过程，整个复位循环会一直持续到DSP复位成功并正常工作为止。在DSP成功复位前，FPGA会将DSP的相应GPIO管脚置为高电平，在检测到DSP正常工作的“握手”信号时，FPGA会将此GPIO管脚置为低电平，表明DSP已进入正常工作状态。该方法确保即使DSP初次复位失败仍能通过后续检测重新复位直至成功，从而解决了DSP上电复位不成功的问题。

上述系统在DSP中途死机复位阶段，FPGA和DSP的配合关系如下：

DSP在运行过程中，由于外界的干扰或其它未知原因，可能出现程序跑飞、停止工作即死机的情况。如要解决该问题，根据系统要求必须确保DSP在死机后20ms内能重新正常工作，即在20ms内完成重新复位、加载Bootloader程序并执行、最终跳转到DSP运行程序的main()函数入口，且现场全局变量和DSP下一解算周期所要用到的中间数据也要保护好。期间，系统还要能正常接收其它系统发来的数据和命令，不中断正常的工作流程。

为了满足上述一系列要求，需要FPGA和DSP紧密配合，合理利用FPGA的时序控制能力和DSP的工作机制。本实施例设计了下述方案：DSP在正常工作后，在中断服务程序中每5ms通过EMIF接口向FPGA发送“喂狗”信号，FPGA一直检测这个“喂狗”信号，如果能检测到“喂狗”信号(7ms内)，则认为DSP工作正常，否则认为DSP中途死机，并向DSP发送一个10ms的复位信号。DSP复位后，会花费3ms加载Bootloader程序并执行，在Bootloader程序中设置了一个跳转分支，即检测GPIO管脚的电平，如果GPIO管脚为高电平，表明DSP工作于初始上电复位阶段，则Bootloader程序会花费约600ms加载DSP运行程序，如果GPIO管脚为低电平，表明DSP在中途死机复位阶段，Bootloader程序将不加载DSP运行程序，而是直接跳转到main()函数入口开始执行。为了维护现场，DSP在正常工作期间，在中断服务程序中(每5ms)向FPGA发送需保存的全局变量和中间数据以进行保存，这样在main()函数开始执行后，会立即从FPGA相应寄存器中读出这些全局变量和中间数据，以确保恢复现场。DSP中途死机期间，其它系统可能向本系统发送的数据和命令，本系统均将其存储在FPGA构建的FIFO中，也不会丢失。上述措施保证了DSP出现中途死机时，系统以花费少于20ms的代价实现与之前的工作状态无缝衔接。

本实施例为了提高DSP可靠性，用FPGA来控制DSP的复位信号，以及FPGA实时保存DSP全局变量，该方法相当于利用FPGA来实现DSP的“看门狗”机制，具有灵活性，时间可控，状态可控，现场可维护等特点，有效解决了DSP上电不启动和中途死机两个技术难题。

在此，本实施例对上述提供的系统的复位结果进行验证：

(1)初始复位结果验证

采取上述实现方案，近三个月内约千次的实验，DSP初始复位一次成功的概率在95％以上，其时序波形如图2所示，FPGA复位时间大约需要150ms，然后向DSP发送500ms的复位信号，当DSP成功复位后，Flash_cs首先拉高，然后拉低3ms，这3ms时间完成1KB的Bootloader的加载，然后大约600ms时间内拉高拉低，完成DSP运行程序的搬移。

当DSP初始复位一次不成功时，第二次复位基本可以确保成功，其时序波形如图3所示，FPGA复位时间大约需要150ms，然后向DSP发送500ms的复位信号，FPGA如果在800ms时间内没有收到DSP的握手信号，它默认为DSP没有复位成功，然后向DSP发送20ms的复位信号，当DSP第二次复位成功，Flash_cs首先拉低3ms，这3ms时间完成1KB的Bootloader的加载，然后大约600ms时间内拉高拉低，完成DSP运行程序的搬移。

(2)中途死机复位结果验证

DSP正常工作阶段，在中断服务程序中(每5ms)首先向FPGA发送“喂狗”信号(DSP向FPGA一个固定地址写值)，完成中断服务程序，向FPGA写当前全局变量的值。FPGA在7ms时间内检测“喂狗”信号(FPGA检测相应的地址线、数据线)，如果没有收到“喂狗”信号，它认为DSP中途已经死机，就向DSP发送10ms的复位信号，如图4所示，DSP复位成功后，Flash_cs拉低3ms，这3ms时间完成1KB的Bootloader的加载，不需要二次加载DSP运行程序，直接跳转到main()函数入口，从FPGA读取全局变量，程序继续运行，整个过程耗时不超过20ms，满足总体通信要求。

经过反复验证，证明本实施例的解决措施有效。

实施例2：

本实施例用于提供一种基于FPGA实现DSP复位过程的控制方法，基于实施例1所述的系统进行工作，所述控制方法包括初始复位控制过程和中途死机复位控制过程；

(1)初始复位控制过程包括：

FPGA通过DSP复位线将DSP的复位管脚置为低电平；

FPGA检测DSP在第一预设时间内是否复位成功；若未复位成功，则返回“FPGA通过DSP复位线将DSP的复位管脚置为低电平”的步骤，直至DSP复位成功；并在DSP复位成功时，通过DSP状态标志线将DSP的GPIO管脚置为低电平；

其中，FPGA检测DSP在第一预设时间内是否复位成功可以包括：FPGA判断在第一预设时间内是否接收到DSP复位成功后所发送的第二信号；若接收到第二信号，则DSP复位成功；否则，则DSP未复位成功。第一预设时间可为800ms，第二信号即为“握手”信号。

在初始复位控制过程中，FPGA第一次通过DSP复位线将DSP的复位管脚置为低电平时，保持第三预设时间，并在第三预设时间之后，通过DSP复位线将DSP的复位管脚置为高电平，第三预设时间可为500ms，FPGA第n次通过DSP复位线将DSP的复位管脚置为低电平时，保持第四预设时间，并在第四预设时间之后，通过DSP复位线将DSP的复位管脚置为高电平，n＝2,3，...，N，N为DSP复位成功所需的循环次数，第四预设时间可为20ms。

需要说明的是，第三预设时间和第四预设时间均需要小于第一预设时间。

在DSP成功初始复位前，FPGA会将DSP的GPIO管脚置为高电平，在检测到DSP正常工作的“握手”信号时，FPGA会将GPIO管脚置为低电平，进而DSP可通过检测GPIO管脚的电平确定自身的复位状态。

(2)中途死机复位控制过程包括：

FPGA接收DSP在正常工作过程中每隔第二预设时间所发送的第一信号；第二预设时间可为5ms，第一信号可为“喂狗”信号。

若未接收到第一信号，则FPGA认为DSP中途死机，通过DSP复位线将DSP的复位管脚置为低电平，并向DSP发送DSP中途死机之前的全局变量和中间数据，使DSP复位成功后能够恢复死机之前的工作状态。

作为一种可选的实施方式，在DSP中途死机后，FPGA接收外部设备向系统所发送的数据和命令。

为了完成上述控制过程，本实施例需要设计FPGA程序，FPGA程序的实现需要三个模块：复位模块、检测模块和全局变量存取模块。如图5所示，复位模块实现DSP的初始复位和中途复位。如图6所示，检测模块用于检测DSP是否中途死机。全局变量存取模块配合DSP实现全局变量的读写。

本实施例为了提高DSP可靠性，用FPGA来控制DSP的复位信号，以及FPGA实时保存DSP全局变量，该方法相当于利用FPGA来实现DSP的“看门狗”机制，具有灵活性，时间可控，状态可控，现场可维护等特点，有效解决了DSP上电不启动和中途死机两个技术难题。经过反复验证，证明解决措施有效。

实施例3：

本实施例用于提供一种基于FPGA实现DSP复位过程的控制方法，基于实施例1所述的系统进行工作，所述控制方法包括初始复位控制过程和中途死机复位控制过程；

(1)初始复位控制过程包括：

DSP检测复位管脚是否为低电平；

若是，则DSP开始复位，并在复位成功时，向FPGA发送第二信号；在未复位成功时，返回“DSP检测复位管脚是否为低电平”的步骤，直至复位成功；第二信号即为“握手”信号。

在初始复位控制过程中，DSP开始复位后，自动加载二次加载程序，并运行二次加载程序，以获取DSP运行程序，并自动执行DSP运行程序。

在DSP初始复位成功后，DSP会每隔第二预设时间向FPGA发送第一信号和当前需保存的全局变量和中间数据。第一信号即为“喂狗”信号。

(2)中途死机复位控制过程包括：

DSP检测复位管脚是否为低电平；

若是，则DSP开始复位，并从FPGA中读取DSP中途死机之前的全局变量和中间数据，以在复位成功时，恢复死机之前的工作状态。

DSP开始复位时，自动加载二次加载程序，并运行二次加载程序；在运行二次加载程序时，DSP检测GPIO管脚的电平；若GPIO管脚为高电平，则DSP处于初始复位状态，加载DSP运行程序，并自动执行DSP运行程序；若GPIO管脚为低电平，则DSP处于中途死机复位状态，直接执行DSP运行程序。

在执行DSP运行程序时，DSP检测GPIO管脚的电平；若GPIO管脚为高电平，则DSP处于初始复位状态，初始化全局变量；若GPIO管脚为低电平，则DSP处于中途死机复位状态，从FPGA中读取DSP中途死机之前的全局变量和中间数据。

为了完成上述控制方法，本实施例需要设计DSP程序，DSP程序实现需要三个部分：Bootloader汇编程序、Main()程序和中断处理函数。如图7所示，首先是Bootloader汇编程序：读取GPIO[5]的值，判断DSP是处于初始复位状态，还是中途死机复位状态。如果是初始复位，需要搬移DSP运行程序，如果是中途死机复位，不需要搬移DSP运行程序，直接跳转到main()函数入口。其次是Main()程序：读取GPIO[5]的值，判断DSP是处于初始复位状态，还是中途死机复位状态。如果是初始复位，需要初始化全局变量，如果是中途死机复位，不需要初始化全局变量，而是从FPGA读取全局变量。另外，DSP还需要向FPGA发送握手信号，表明自己已经初始复位成功。最后是中断处理函数，如图8所示，DSP向FPGA发送“喂狗”信号，以及保存当前全局变量。

本实施例利用FPGA来实现DSP的“看门狗”机制，该方法灵活性强，时间可控，状态可控，现场可维护。经过大量的试验验证，该方法很好的解决了DSP上电不启动和中途死机两个问题，提高了DSP的可靠性，具有较高的应用推广价值。

尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看附图、公开内容、以及所附权利要求书，可理解并实现公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

尽管结合具体特征及其实施例对本发明进行了描述，显而易见的，在不脱离本发明的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本发明的示例性说明，且视为已覆盖本发明范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。

Claims (10)

1.一种基于FPGA实现DSP复位过程的系统，其特征在于，所述系统包括：FPGA和DSP；所述FPGA的第一IO管脚通过DSP复位线连接所述DSP的复位管脚；所述FPGA的第二IO管脚通过DSP状态标志线连接所述DSP的GPIO管脚；

所述FPGA用于通过所述DSP复位线控制所述DSP的复位过程，通过所述DSP状态标志线表征所述DSP的复位状态；所述复位状态包括初始复位状态和中途死机复位状态。

2.一种基于FPGA实现DSP复位过程的控制方法，基于权利要求1所述的系统进行工作，其特征在于，所述控制方法包括初始复位控制过程和中途死机复位控制过程；

所述初始复位控制过程包括：

FPGA通过DSP复位线将DSP的复位管脚置为低电平；

所述FPGA检测所述DSP在第一预设时间内是否复位成功；若未复位成功，则返回“FPGA通过DSP复位线将DSP的复位管脚置为低电平”的步骤，直至所述DSP复位成功；并在所述DSP复位成功时，通过DSP状态标志线将所述DSP的GPIO管脚置为低电平；

所述中途死机复位控制过程包括：

所述FPGA接收所述DSP在正常工作过程中每隔第二预设时间所发送的第一信号；

若未接收到所述第一信号，则所述FPGA认为所述DSP中途死机，通过所述DSP复位线将所述DSP的复位管脚置为低电平，并向所述DSP发送所述DSP中途死机之前的全局变量和中间数据，使所述DSP复位成功后能够恢复死机之前的工作状态。

3.根据权利要求2所述的控制方法，其特征在于，所述FPGA检测所述DSP在第一预设时间内是否复位成功具体包括：

所述FPGA判断在第一预设时间内是否接收到所述DSP复位成功后所发送的第二信号；

若接收到所述第二信号，则所述DSP复位成功；

否则，则所述DSP未复位成功。

4.根据权利要求2所述的控制方法，其特征在于，在所述初始复位控制过程中，所述FPGA第一次通过DSP复位线将DSP的复位管脚置为低电平时，保持第三预设时间，并在所述第三预设时间之后，通过所述DSP复位线将所述DSP的复位管脚置为高电平；所述FPGA第n次通过DSP复位线将DSP的复位管脚置为低电平时，保持第四预设时间，并在所述第四预设时间之后，通过所述DSP复位线将所述DSP的复位管脚置为高电平；n＝2,3，...，N；N为所述DSP复位成功所需的循环次数。

5.根据权利要求2所述的控制方法，其特征在于，在所述DSP中途死机后，所述FPGA接收外部设备向所述系统所发送的数据和命令。

6.一种基于FPGA实现DSP复位过程的控制方法，基于权利要求1所述的系统进行工作，其特征在于，所述控制方法包括初始复位控制过程和中途死机复位控制过程；

所述初始复位控制过程包括：

DSP检测复位管脚是否为低电平；

若是，则所述DSP开始复位，并在复位成功时，向FPGA发送第二信号；在未复位成功时，返回“DSP检测复位管脚是否为低电平”的步骤，直至复位成功；

所述中途死机复位控制过程包括：

所述DSP检测复位管脚是否为低电平；

若是，则所述DSP开始复位，并从所述FPGA中读取所述DSP中途死机之前的全局变量和中间数据，以在复位成功时，恢复死机之前的工作状态。

7.根据权利要求6所述的控制方法，其特征在于，在所述初始复位控制过程中，所述DSP开始复位后，自动加载二次加载程序，并运行所述二次加载程序，以获取DSP运行程序，并自动执行所述DSP运行程序。

8.根据权利要求6所述的控制方法，其特征在于，所述DSP初始复位成功后，会每隔第二预设时间向所述FPGA发送第一信号和当前需保存的全局变量和中间数据。

9.根据权利要求6所述的控制方法，其特征在于，所述DSP开始复位后，自动加载二次加载程序，并运行所述二次加载程序；在运行所述二次加载程序时，所述DSP检测GPIO管脚的电平；若所述GPIO管脚为高电平，则所述DSP处于初始复位状态，加载DSP运行程序，并自动执行所述DSP运行程序；若所述GPIO管脚为低电平，则所述DSP处于中途死机复位状态，直接执行所述DSP运行程序。

10.根据权利要求9所述的控制方法，其特征在于，在执行所述DSP运行程序时，所述DSP检测所述GPIO管脚的电平；若所述GPIO管脚为高电平，则所述DSP处于初始复位状态，初始化全局变量；若所述GPIO管脚为低电平，则所述DSP处于中途死机复位状态，从所述FPGA中读取所述DSP中途死机之前的全局变量和中间数据。

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