CN115576383B - 带隙基准电路及带隙基准芯片 - Google Patents

Abstract

本公开涉及一种带隙基准电路及带隙基准芯片。带隙基准电路包括：电源、嵌位电路、第一晶体管、第二晶体管、等效电阻电路和基准电压输出电路；嵌位电路的输入端与电源相连，嵌位电路的输出端分别与所述第一晶体管和第二晶体管相连，用于控制第一晶体管的输入端和第二晶体管的输入端处于虚短路状态；等效电阻电路与第二晶体管的输出端相连，用于为等效电阻电路中的第一目标晶体管和第二目标晶体管提供电流，其中，等效电阻电路中的第一目标晶体管和第二目标晶体管工作在线性区；基准电压输出电路与等效电阻电路相连，用于根据等效电阻电路的电压生成基准电压。如此，可以有效减小电阻面积，进而减小带隙基准电路的面积，节约成本。

Description

带隙基准电路及带隙基准芯片

技术领域

本公开涉及集成电路技术领域，具体地，涉及一种带隙基准电路及带隙基准芯片。

背景技术

基准电压源是互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)集成电路设计的基石，为芯片中多数模拟电路提供基准电压，例如，为数模转换(D/A Convertor)电路、模数转换(A/D Convertor)电路、锁相环、电源管理模块以及比较器等等提供基准电压。

理想的基准电压源的输出电压不随温度、工艺、电源电压以及负载的变化而变化。实现基准电压的方式有稳压管、热电压基准源、VBE基准源以及带隙基准源等。其中带隙基准电压源因其本身具有与CMOS标准工艺兼容、低温度系数以及高电源抑制能力等优势而得到广泛的应用。

发明内容

本公开的目的是提供一种带隙基准电路及带隙基准芯片，以减小带隙基准电路的面积。

为了实现上述目的，本公开第一方面提供一种带隙基准电路，包括：电源、嵌位电路、第一晶体管、第二晶体管、等效电阻电路和基准电压输出电路；

所述嵌位电路的输入端与电源相连，所述嵌位电路的输出端分别与所述第一晶体管和第二晶体管相连，用于控制所述第一晶体管的输入端和第二晶体管的输入端处于虚短路状态；

所述等效电阻电路与所述第二晶体管的输出端相连，用于为所述等效电阻电路中的第一目标晶体管和第二目标晶体管提供电流，其中，所述等效电阻电路中的第一目标晶体管和第二目标晶体管工作在线性区；

所述基准电压输出电路与所述等效电阻电路相连，用于根据所述等效电阻电路的电压生成基准电压。

可选地，所述等效电阻电路还包括第一偏置电压生成电路和第二偏置电压生成电路；

所述第一偏置电压生成电路与所述第一目标晶体管相连，用于为所述第一目标晶体管提供偏置电压，以使所述第一目标晶体管工作在线性区；

所述第二偏置电压生成电路与所述第二目标晶体管相连，用于为所述第二目标晶体管提供偏置电压，以使所述第二目标晶体管工作在线性区。

可选地，所述嵌位电路包括第一P型MOS管、第二P型MOS管、第一N型MOS管和第二N型MOS管；

其中，所述第一P型MOS管的源极与电源相连，所述第一P型MOS管的栅极与所述第二P型MOS管的栅极相连，所述第一P型MOS管的漏极与第一N型MOS管的漏极相连；

所述第二P型MOS管的源极与电源相连，所述第二P型MOS管的漏极与所述第二N型MOS管的漏极相连，且所述第二P型MOS管的栅极和漏极相连；

所述第一N型MOS管的栅极与所述第二N型MOS管的栅极相连，所述第一N型MOS管的源极与所述第一晶体管的发射极相连，所述第一N型MOS管的栅极与漏极相连；

所述第二N型MOS管的源极与所述第二晶体管的发射极相连。

可选地，所述嵌位电路包括由第一P型MOS管、第二P型MOS管和运算放大器；

其中，所述第一P型MOS管的源极与电源相连，所述第一P型MOS管的栅极与所述第二P型MOS管的栅极相连，且所述第一P型MOS管的栅极和所述第二P型MOS管的栅极均与所述运算放大器的输出端相连；

所述运算放大器的输入正端分别与所述第一P型MOS管的漏极和所述第一晶体管的发射极相连，所述运算放大器的输入负端分别与所述第二P型MOS管的漏极和所述第二晶体管的发射极相连。

可选地，所述第一目标晶体管为第三N型MOS管，所述第二目标晶体管为第四N型MOS管，所述第一偏置电压生成电路包括第三P型MOS管和第五N型MOS管，第二偏置电压生成电路包括第四P型MOS管和第六N型MOS管；

所述第三P型MOS管的栅极与所述第二P型MOS管的栅极相连，所述第三P型MOS管的源极与所述电源相连，所述第三P型MOS管的漏极与所述第五N型MOS管的漏极、所述第五N型MOS管的栅极以及所述第三N型MOS管的栅极相连，所述第五N型MOS管的源极与所述第三N型MOS管的漏极相连；

所述第三N型MOS管的源极分别与所述第二晶体管的基极和所述第四N型MOS管的漏极相连；

所述第四N型MOS管的源极接地，所述第四N型MOS管的栅极与所述第六N型MOS管的栅极相连；

所述述第六N型MOS管的源极接地，所述第六N型MOS管的漏极分别与所述第六N型MOS管的栅极和所述第四P型MOS管的漏极相连；

所述第四P型MOS管的栅极与所述第二P型MOS管的栅极相连，所述第四P型MOS管的源极与电源相连。

可选地，第三N型MOS管的数量为N个，所述第三P型MOS管和所述第五N型MOS管的数量分别为N个；

第i个第三P型MOS管的源极与电源相连，第i个第三P型MOS管的栅极与第二P型MOS管的栅极相连，第i个第三P型MOS管的漏极分别与第i个第五N型MOS管的漏极和栅极、第i个第三N型MOS管的栅极相连，第i个第五N型MOS管的源极与第i个第三N型MOS管的漏极相连，且所述第i个第三N型MOS管的源极与第i+1个第三N型MOS管的漏极相连，第N个第三N型MOS管的源极分别与所述第二晶体管的基极和所述第四N型MOS管的漏极相连，其中，i的取值范围为[1，N-1]，N为大于1的整数。

可选地，所述第一偏置电压生成电路包括第三P型MOS管、第五P型MOS管和第七N型MOS管；

其中，所述第三P型MOS管的源极与所述电源相连，所述第三P型MOS管的栅极与所述第二P型MOS管的栅极相连，所述第三P型MOS管的漏极与所述第三N型MOS管漏极相连；

所述第五P型MOS管的源极与所述电源相连，所述第五P型MOS管的栅极与所述第二P型MOS管的栅极相连，所述第五P型MOS管的漏极分别与所述第七N型MOS管的漏极、所述第七N型MOS管的栅极和所述第三N型MOS管的栅极相连，所述第七N型MOS管的源极接地。

可选地，所述基准电压输出电路包括第六P型MOS管和第三晶体管；

所述第六P型MOS管的源极与所述电源相连，所述第六P型MOS管的栅极与所述第二P型MOS管的栅极相连，所述第六P型MOS管的漏极与所述第三晶体管的发射极相连；

所述第三晶体管的基极与所述第三N型MOS管的漏极相连，所述第三晶体管的集电极接地；

所述第三晶体管的发射极电压为所述基准电压输出电路输出的基准电压。

可选地，所述第一晶体管、所述第二晶体管和所述第三晶体管的类型为PNP型；

所述第一晶体管和所述第二晶体管用于形成正温度系数的电流，所述第三晶体管用于形成负温度系数的电压。

本公开第二方面提供一种带隙基准芯片，包括本公开第一方面所提供的带隙基准电路的集成电路。

采用上述带隙基准电路，控制等效电阻电路中的第一目标晶体管和第二目标晶体管工作在线性区，进而利用第一目标晶体管和第二目标晶体管的等效电阻代替相关技术中带隙基准电路的电阻，如此，可以有效减小电阻面积，进而减小带隙基准电路的面积，节约成本。

本公开的其他特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：

图1是根据一示例性实施例示出的一种带隙基准电路的电路图。

图2是根据一示例性实施例示出的一种带隙基准电路的框图。

图3是根据一示例性实施例示出的一种带隙基准电路的电路图。

图4是根据一示例性实施例示出的另一种带隙基准电路的电路图。

图5是根据一示例性实施例示出的另一种带隙基准电路的电路图。

具体实施方式

以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。

如背景技术所言，带隙基准电压源因其本身具有与CMOS标准工艺兼容、低温度系数以及高电源抑制能力等优势而得到广泛的应用，即，相关技术中多是采用带隙基准电压源芯片中多数模拟电路提供基准电压。图1是根据一示例性实施例示出的一种带隙基准电路的电路图。如图1所示，该带隙基准电路包括电源VDD、P型电流镜、N型电流镜、第一晶体管Q1、第二晶体管Q2、电阻R0、P型MOS管PM2、电阻R1和第三晶体管Q3。其中，各个器件的联系方式如图1所示，此处不再赘述。

图1所示的带隙基准电路的工作原理为：P型电流镜和N型电流镜使得第一晶体管Q1的发射极电压VX0和第二晶体管Q2的发射极电压VX1的接近相同，即，使得第一晶体管Q1的发射极和第二晶体管Q2的发射极处于虚短路状态，从而使流经电阻R0的电流I＝(VBE1-VBE2)/R0＝(Vt/R0)*ln(N)，其中，VBE1为第一晶体管Q1的发射极和基极的压差，VBE2为第二晶体管Q2的发射极和基极的压差，Vt为热电势，n为第二晶体管的发射极面积与第一晶体管的发射极面积的比值。假设I＝10nA，Vt＝26mV，N＝8，那么R0≈5.4Mohm，带隙基准电路输出的基准电压VREF＝VBE3+R1*I＝VBE3+(R1/R0)*ln(N)*Vt，其中，VBE3为第三晶体管Q3的发射极和基极的压差，则可以确定R1≈44.2Mohm，即，整个带隙基准电路总电阻约为49.6Mohm。而通常poly电阻的方块阻值Rs在300ohm～600ohm左右，poly电阻的电阻值为R＝Rs*(L/W)，其中，L为电阻的长度，W为电阻的宽度。若电阻的宽度W为1μm，则电阻的总长度L约为83000μm，假设方块电阻为600ohm，则电阻自身的面积则为W*L＝83000μm^2，考虑到印制电路板的设计规则，其面积有可能高达100000um^2。如此，使得整个带隙基准电路的面积非常大。

有鉴于此，本公开提供一种带隙基准电路及带隙基准芯片，以减小带隙基准电路的面积。

图2是根据一示例性实施例示出的一种带隙基准电路的框图。如图2所示，该带隙基准电路可以包括电源101、嵌位电路102、第一晶体管103、第二晶体管104、等效电阻电路105和基准电压输出电路106。

其中，嵌位电路102用于将某点的电压限制在目标电压的电路。在本公开中，嵌位电路102的输入端与电源101相连，嵌位电路102的输出端分别与第一晶体管103和第二晶体管104相连，用于控制第一晶体管103的输入端和第二晶体管104的输入端处于虚短路状态。等效电阻电路105与第二晶体管104输出端相连，用于为等效电阻电路105中的第一目标晶体管和第二目标晶体管提供电流，其中，第一目标晶体管和第二目标晶体管工作在线性区。基准电压输出电路106与等效电阻电路105相连，用于根据等效电阻电路105的电压生成基准电压。

发明人在实际应用中发现，晶体管自身具有不同的工作状态，当晶体管工作在线性区时，其表现为电阻特征，其等效电阻为

其中，μ_n表征迁移率，C_ox表征单位面积的栅氧化层电容，V_gs表征晶体管栅极和源极之间的压差，V_th表征晶体管的开启电压。如此，可以利用晶体管工作在线性区的阻抗来代替带隙基准电路中的电阻。通常来说μ_n约为300cm^2/(伏·秒)，C_ox约为10fF/μm^2，若取Vgs–Vth＝0.1V，则工作在线性区的晶体管的等效方块电阻Rs＝3.3x10^4ohm,若取晶体管的w＝1μm，同样的50Mohm的电阻值，则其L＝1515μm。

由于晶体管工作在线性区的阻抗的方块电阻Rs远大于poly电阻的方块电阻，因此，同样阻值的晶体管的面积远小于同样阻值的poly电阻的面积。例如，阻值为50Mohm，假设poly电阻和晶体管的宽度均为1，则poly电阻需要的面积为1000000μm^2，而晶体管所需要的面积则小于2000μm^2，如此，有效地减小了电阻面积，进而减小了带隙基准电路的面积。

采用上述带隙基准电路，控制等效电阻电路中的第一目标晶体管和第二目标晶体管工作在线性区，进而利用第一目标晶体管和第二目标晶体管的等效电阻代替相关技术中带隙基准电路的电阻，如此，可以有效减小电阻面积，进而减小带隙基准电路的面积，节约成本。

此外，为了使第一目标晶体管和第二目标晶体管工作在线性区，需要使晶体管的电压满足Vgs>Vth，Vds<Vgs–Vth，其中，Vgs表征晶体管的栅极与源极之间的压差，Vth表征晶体管的开启电压，Vds表征晶体管的漏极和源极之间的压差。因此，在一种实施例中，等效电阻电路105还包括第一偏置电压生成电路和第二偏置电压生成电路。其中，第一偏置电压生成电路与第一目标晶体管相连，用于为第一目标晶体管提供偏置电压，以使第一目标晶体管工作在线性区。第二偏置电压生成电路与第二目标晶体管相连，用于为第二目标晶体管提供偏置电压，以使第二目标晶体管工作在线性区。

为了便于本领域技术人员更好的理解本公开所提供的带隙基准电路，下面以一个完整的实施例对该带隙基准电路进行描述。

在一种实施例中，嵌位电路包括第一P型MOS管、第二P型MOS管、第一N型MOS管和第二N型MOS管。其中，第一P型MOS管的源极与电源相连，第一P型MOS管的栅极与第二P型MOS管的栅极相连，第一P型MOS管的漏极与第一N型MOS管的漏极相连；第二P型MOS管的源极与电源相连，第二P型MOS管的漏极与第二N型MOS管的漏极相连，且第二P型MOS管的栅极和漏极相连；第一N型MOS管的栅极与第二N型MOS管的栅极相连，第一N型MOS管的源极与第一晶体管的发射极相连，第一N型MOS管的栅极与漏极相连；第二N型MOS管的源极与第二晶体管的发射极相连。

示例地，图3是根据一示例性实施例示出的一种带隙基准电路的电路图。如图3所示，PM1的源极与电源VDD相连，PM1的栅极与PM2的栅极相连，PM1的漏极与NM1的漏极相连。PM2的源极与电源VDD相连，PM2的漏极与NM2的漏极相连，且PM2的栅极和漏极相连。NM1的栅极与NM2的栅极相连，NM1的源极与第一晶体管Q1的发射极相连，NM1的栅极与漏极相连，NM2的源极与第二晶体管Q2的发射极相连。

在另一种实施例中，嵌位电路包括由第一P型MOS管、第二P型MOS管和运算放大器；其中，第一P型MOS管的源极与电源相连，第一P型MOS管的栅极与第二P型MOS管的栅极相连，且第一P型MOS管的栅极和第二P型MOS管的栅极均与运算放大器的输出端相连；运算放大器的输入正端分别与第一P型MOS管的漏极和第一晶体管的发射极相连，运算放大器的输入负端分别与第二P型MOS管的漏极和第二晶体管的发射极相连。

图4是根据一示例性实施例示出的另一种带隙基准电路的电路图。如图4所示，PM1的源极与电源VDD相连，PM1的栅极与PM2的栅极相连，且PM1的栅极与第二P型MOS管PM2的栅极均与运算放大器A1相连。运算放大器A1的输入正端分别与PM1的漏极和第一晶体管Q1的发射极相连，运算放大器A1的输入负端分别与PM2的漏极和第二晶体管Q2的发射极相连。

在一种可能的实施方式中，第一目标晶体管可以为第三N型MOS管，第二目标晶体管可以为第四N型MOS管，第一偏置电压生成电路包括第三P型MOS管和第五N型MOS管，第二偏置电压生成电路包括第四P型MOS管和第六N型MOS管。示例地，如图3和图4所示，第三P型MOS管PM3的栅极与PM2的栅极相连，PM3的源极与电源VDD相连，PM3的漏极与第五N型MOS管NM5的漏极、NM5的栅极和第三N型MOS管NM3的栅极相连，NM5的源极与NM3的漏极相连，NM3的源极与第四N型MOS管NM4的漏极相连。NM4的源极接地，NM4的栅极与第六N型MOS管NM6的栅极相连。NM6的源极接地，NM6的漏极分别与NM6的栅极和第四P型MOS管PM4的漏极相连。PM4的栅极与PM2的栅极相连，且PM4的源极与电源VDD相连。

在另一种可能的实施方式中，上述第一偏置电压生成电路可以包括第三P型MOS管、第五P型MOS管和第七N型MOS管。其中，第三P型MOS管的源极与电源相连，第三P型MOS管的栅极与第二P型MOS管的栅极相连，第三P型MOS管的漏极与所述第三N型MOS管漏极相连。第五P型MOS管的源极与电源相连，第五P型MOS管的栅极与第二P型MOS管的栅极相连，第五P型MOS管的漏极分别与第七N型MOS管的漏极、第七N型MOS管的栅极和第三N型MOS管的栅极相连，第七N型MOS管的源极接地。

此外，基准电压输出电路106包括第六P型MOS管和第三晶体管；第六P型MOS管的源极与电源相连，第六P型MOS管的栅极与第二P型MOS管的栅极相连，第六P型MOS管的漏极与第三晶体管的发射极相连；第三晶体管的基极与第三N型MOS管的漏极相连，第三晶体管的集电极接地；第三晶体管的发射极电压为基准电压输出电路输出的基准电压。其中，第一晶体管、第二晶体管和第三晶体管的类型为PNP型。

示例地，如图3和图4所示，第六P型MOS管PM6的源极与电源VDD相连，PM6的栅极与PM2的栅极相连，PM6的漏极与第三晶体管Q3的发射极相连，第三晶体管Q3的基极与NM3的漏极相连，第三晶体管Q3的集电极接地，第三晶体管Q3的发射极电压为基准电压输出电路输出的基准电压VREF。

其中，图3和图4所示的带隙基准电路的工作原理如下：

如图3和图4所示，PM3与PM2相连，在正常工作时，PM3可以将PM2栅极的电流引入到NM5中，使NM5的漏极和栅极的电压为VX2，以提供NM3合适的偏置电压，以使NM3工作在线性区。类似地，PM4与PM2相连，PM4可以将PM2栅极的电流引入到NM6中，使NM6的漏极和栅极电压为VX3，以提供NM4合适的偏置电压，以使NM4工作在线性区。其中，在图3和图4中，输出的基准电压的公式如下：VREF＝Vds_NM4+Vds_NM3+VBE3＝I_NM4*R_NM4+I_NM3*R_NM3+VBE3，其中，Vds_NM4为NM4的漏极和源极之间的电压差，Vds_NM3为NM3的漏极和源极之间的电压差，VBE3为第三晶体管Q3的发射极和基极电压差I_NM4为NM4的流经漏极和源极之间的电流，I_NM3为NM3的流经漏极和源极之间的电流，R_NM4为NM4工作在线性区的电阻阻值，R_NM3为NM3工作在线性区的电阻阻值。

此外，由于第一晶体管Q1的发射极电压VX0和第二晶体管Q2的发射极电压VX1几乎相等，即，第一晶体管Q1的发射极和第二晶体管Q2的发射极处于虚短路状态，使得VX4＝VBE1–VBE2＝Vt*ln(N)，其中，VBE1为第一晶体管Q1的发射极和基极的电压差，VBE2为第二晶体管Q2的发射极和基极的电压差。由于VX4为NM4的漏极与源极的电压差，即，Vds_NM4＝Vt*ln(N)，则流经NM4的电流为I_NM4＝Vds_NM4/R_NM4＝Vt*ln(N)/R_NM4。

如果不考虑第二晶体管Q2和第三晶体管Q3的基极电流的影响，流经NM4的电流与流经NM3的电流相同，即，NM3的漏极和源极的电压差为Vds_NM3＝I_NM4*R_NM3，相应地，基准电压VREF＝Vt*ln(N)+Vt*ln(N)*(R_NM3/R_NM4)+VBE2。如此，通过选取合适的R_NM3/R_NM4，即可实现与图1所示的相关技术中的电阻相同。

采用上述技术方案，利用晶体管工作在线性区的等效电阻代替相关技术中带隙基准电路中的电阻，由于晶体管的的等效电阻的方块电阻远大于poly电阻的方块电阻，因此，在带隙基准电路需要相同大小的电阻时，晶体管的面积远小于poly电阻的面积，如此，可以减小带隙基准电路的面积。

此外，为了使所输出的基准电压不受温度的影响，第一晶体管和第二晶体管用于形成正温度系数的电流，第三晶体管用于形成负温度系数的电流。

在实际应用中，考到NM3的漏极和源极的电压差可能会较大，使得NM3很难始终工作在线性区，因此，在一种实施例中，第一偏置电压生成电路的数量可以为多个，即，第三N型MOS管的数量为N个，第三P型MOS管和第五N型MOS管的数量分别为N个。第i个第三P型MOS管的源极与电源相连，第i个第三P型MOS管的栅极与第二P型MOS管的栅极相连，第i个第三P型MOS管的漏极分别与第i个第五N型MOS管的漏极和栅极、第i个第三N型MOS管的栅极相连，第i个第五N型MOS管的源极与第i个第三N型MOS管的漏极相连，且第i个第三N型MOS管的源极与第i+1个第三N型MOS管的源极相连，且第N个第三N型MOS管的源极分别与第二晶体管的基极和第四N型MOS管的漏极相连，其中，i的取值范围为[1，N-1]，N为大于1的整数。

图5是根据一示例性实施例示出的另一种带隙基准电路的电路图。如图5所示，每一个PM3的源极均与电源VDD相连，每一个PM3的栅极与PM2的栅极相连，第i个第三P型MOS管PM3_i的漏极与第i个第五N型MOS管NM5_i的漏极和栅极、第i个第三N型MOS管NM3_i的栅极相连，第i个第五N型MOS管NM5_i的源极与第i个第三N型MOS管NM3_i的漏极相连，且第i个第三N型MOS管NM3_i的源极与第i+1个第三N型MOS管NM3_i+1的漏极相连，第N个第三N型MOS管NM3_N源极分别与第二晶体管Q2的基极和NM4的漏极相连，第一个NM3的漏极与第三晶体管Q3的基极相连。

应当理解的是，在第三N型MOS管的数量为N个时，上述基准电压VREF公式中的R_NM3为N个第三N型MOS管的等效电阻。

如此，利用多个第三N型MOS管进行分压，确保每个第三N型MOS管的偏置电压能够使该第三N型MOS管工作在线性区，以使第三N型MOS管的等效电阻可以代替相关技术中带隙基准电路的电阻。

基于同一构思，本公开还提供一种带隙基准芯片，该带隙基准芯片包括本公开所提供的带隙基准电路的集成电路。

以上结合附图详细描述了本公开的优选实施方式，但是，本公开并不限于上述实施方式中的具体细节，在本公开的技术构思范围内，可以对本公开的技术方案进行多种简单变型，这些简单变型均属于本公开的保护范围。

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本公开对各种可能的组合方式不再另行说明。

此外，本公开的各种不同的实施方式之间也可以进行任意组合，只要其不违背本公开的思想，其同样应当视为本公开所公开的内容。

Claims (7)

1.一种带隙基准电路，其特征在于，包括：电源、嵌位电路、第一晶体管、第二晶体管、等效电阻电路和基准电压输出电路；

所述嵌位电路的输入端与电源相连，所述嵌位电路的输出端分别与所述第一晶体管和第二晶体管相连，用于控制所述第一晶体管的输入端和第二晶体管的输入端处于虚短路状态；

所述等效电阻电路与所述第二晶体管的输出端相连，用于为所述等效电阻电路中的第一目标晶体管和第二目标晶体管提供电流，其中，所述等效电阻电路中的第一目标晶体管和第二目标晶体管工作在线性区；

所述基准电压输出电路与所述等效电阻电路相连，用于根据所述等效电阻电路的电压生成基准电压；所述等效电阻电路还包括第一偏置电压生成电路和第二偏置电压生成电路；

所述第一偏置电压生成电路与所述第一目标晶体管相连，用于为所述第一目标晶体管提供偏置电压，以使所述第一目标晶体管工作在线性区；

所述第二偏置电压生成电路与所述第二目标晶体管相连，用于为所述第二目标晶体管提供偏置电压，以使所述第二目标晶体管工作在线性区；所述嵌位电路包括第一P型MOS管、第二P型MOS管、第一N型MOS管和第二N型MOS管；

其中，所述第一P型MOS管的源极与电源相连，所述第一P型MOS管的栅极与所述第二P型MOS管的栅极相连，所述第一P型MOS管的漏极与第一N型MOS管的漏极相连；

所述第二P型MOS管的源极与电源相连，所述第二P型MOS管的漏极与所述第二N型MOS管的漏极相连，且所述第二P型MOS管的栅极和漏极相连；

所述第一N型MOS管的栅极与所述第二N型MOS管的栅极相连，所述第一N型MOS管的源极与所述第一晶体管的发射极相连，所述第一N型MOS管的栅极与漏极相连；

所述第二N型MOS管的源极与所述第二晶体管的发射极相连；

所述第一目标晶体管为第三N型MOS管，所述第二目标晶体管为第四N型MOS管，所述第一偏置电压生成电路包括第三P型MOS管和第五N型MOS管，第二偏置电压生成电路包括第四P型MOS管和第六N型MOS管；

所述第三P型MOS管的栅极与所述第二P型MOS管的栅极相连，所述第三P型MOS管的源极与所述电源相连，所述第三P型MOS管的漏极与所述第五N型MOS管的漏极、所述第五N型MOS管的栅极以及所述第三N型MOS管的栅极相连，所述第五N型MOS管的源极与所述第三N型MOS管的漏极相连；

所述第三N型MOS管的源极分别与所述第二晶体管的基极和所述第四N型MOS管的漏极相连；

所述第四N型MOS管的源极接地，所述第四N型MOS管的栅极与所述第六N型MOS管的栅极相连；

所述述第六N型MOS管的源极接地，所述第六N型MOS管的漏极分别与所述第六N型MOS管的栅极和所述第四P型MOS管的漏极相连；

所述第四P型MOS管的栅极与所述第二P型MOS管的栅极相连，所述第四P型MOS管的源极与电源相连。

2.根据权利要求1所述的带隙基准电路，其特征在于，所述嵌位电路包括由第一P型MOS管、第二P型MOS管和运算放大器；

其中，所述第一P型MOS管的源极与电源相连，所述第一P型MOS管的栅极与所述第二P型MOS管的栅极相连，且所述第一P型MOS管的栅极和所述第二P型MOS管的栅极均与所述运算放大器的输出端相连；

所述运算放大器的输入正端分别与所述第一P型MOS管的漏极和所述第一晶体管的发射极相连，所述运算放大器的输入负端分别与所述第二P型MOS管的漏极和所述第二晶体管的发射极相连。

3.根据权利要求1所述的带隙基准电路，其特征在于，第三N型MOS管的数量为N个，所述第三P型MOS管和所述第五N型MOS管的数量分别为N个；

第i个第三P型MOS管的源极与电源相连，第i个第三P型MOS管的栅极与第二P型MOS管的栅极相连，第i个第三P型MOS管的漏极分别与第i个第五N型MOS管的漏极和栅极、第i个第三N型MOS管的栅极相连，第i个第五N型MOS管的源极与第i个第三N型MOS管的漏极相连，且所述第i个第三N型MOS管的源极与第i+1个第三N型MOS管的漏极相连，第N个第三N型MOS管的源极分别与所述第二晶体管的基极和所述第四N型MOS管的漏极相连，其中，i的取值范围为[1，N-1]，N为大于1的整数。

4.根据权利要求1或2所述的带隙基准电路，其特征在于，所述第一偏置电压生成电路包括第三P型MOS管、第五P型MOS管和第七N型MOS管；

其中，所述第三P型MOS管的源极与所述电源相连，所述第三P型MOS管的栅极与所述第二P型MOS管的栅极相连，所述第三P型MOS管的漏极与第三N型MOS管漏极相连；

所述第五P型MOS管的源极与所述电源相连，所述第五P型MOS管的栅极与所述第二P型MOS管的栅极相连，所述第五P型MOS管的漏极分别与所述第七N型MOS管的漏极、所述第七N型MOS管的栅极和所述第三N型MOS管的栅极相连，所述第七N型MOS管的源极接地。

5.根据权利要求1所述的带隙基准电路，其特征在于，所述基准电压输出电路包括第六P型MOS管和第三晶体管；

所述第六P型MOS管的源极与所述电源相连，所述第六P型MOS管的栅极与所述第二P型MOS管的栅极相连，所述第六P型MOS管的漏极与所述第三晶体管的发射极相连；

所述第三晶体管的基极与所述第三N型MOS管的漏极相连，所述第三晶体管的集电极接地；

所述第三晶体管的发射极电压为所述基准电压输出电路输出的基准电压。

6.根据权利要求5所述的带隙基准电路，其特征在于，所述第一晶体管、所述第二晶体管和所述第三晶体管的类型为PNP型；

所述第一晶体管和所述第二晶体管用于形成正温度系数的电流，所述第三晶体管用于形成负温度系数的电压。

7.一种带隙基准芯片，其特征在于，包括如权利要求1-6中任一项所述的带隙基准电路的集成电路。

Images