CN115498101A - 磁性随机存取存储器结构 - Google Patents

Abstract

本发明公开一种磁性随机存取存储器结构，其涉及一种半导体结构，其包含一介电层，多个MTJ元件以及至少一虚置MTJ元件位于该介电层中，一第一氮化层，至少覆盖各该MTJ元件与该虚置MTJ元件的侧壁，一第二氮化层，覆盖于各该虚置MTJ元件的顶面，且该第二氮化层的厚度大于该第一氮化层的厚度，以及多个接触结构，位于该介电层中，并且电连接各该MTJ元件。

Description

磁性随机存取存储器结构

技术领域

本发明涉及半导体技术领域，尤其是涉及一种关于一种磁性随机存取存储器(magnetic random access memory，MRAM)的磁性隧穿结(magnetic tunnel junction，MTJ)结构。

背景技术

磁性随机存取存储器(magnetic random access memory，MRAM)为非挥发性存储器技术，其使用磁化状态来表示存储的数据。一般而言，MRAM包括多个磁性存储单元位在一阵列中。各个存储单元基本上表示数据的一个位数值。上述存储单元中包含有至少一磁性元件，磁性元件可包括两个磁性板(或是半导体基底上的材料层)，分别具有与其相关的一磁力方向(或者磁矩的位向)，且两磁性板之间还包含有一层较薄的非磁性层。

更明确地说，一MRAM元件通常是以一磁性隧穿结(magnetic tunnel junction，MTJ)元件为基础。一MTJ元件包括至少三个基本层：一自由层、一绝缘层、以及一固定层。其中自由层和固定层为磁性层，绝缘层为绝缘层，位于自由层和固定层之间。另外，自由层的磁化方向可自由旋转，但是受到层的物理尺寸制约，仅指向两个方向之一(与固定层的磁力方向平行或是反平行)；固定层的磁化方向为固定于一特定的方向。一位通过定位自由层的磁化方向，于上述两个方向之一而写入。凭着自由层和固定层的磁矩的位向相同或相反，MTJ元件的电阻也将随之改变。因此，通过判定MTJ元件的电阻，可读取位数值。更进一步说明，当自由层和固定层的磁化方向为平行，且磁矩具有相同的极性时，MTJ元件的电阻为低阻态。基本上，此时状态所存储的数值表示为“0”。当自由层和固定层的磁化方向为反平行，且磁矩具有相反的极性时，MTJ元件的电阻为高阻态。基本上，此状态所存储的数值表示为“1”。

发明内容

本发明提供一种半导体结构，包含一介电层，多个MTJ元件以及至少一虚置MTJ元件位于该介电层中，一第一氮化层，至少覆盖各该MTJ元件与该虚置MTJ元件的侧壁，一第二氮化层，覆盖于各该虚置MTJ元件的顶面，且该第二氮化层的厚度大于该第一氮化层的厚度，以及多个接触结构，位于该介电层中，并且电连接各该MTJ元件。

本发明另提供一种半导体结构的制作方法，包含提供一介电层，形成多个MTJ元件以及至少一虚置MTJ元件于该介电层中，形成一第一氮化层，至少覆盖各该MTJ元件与该虚置MTJ元件的侧壁，形成一第二氮化层，覆盖于各该虚置MTJ元件的顶面，且该第二氮化层的厚度大于该第一氮化层的厚度，以及形成多个接触结构于该介电层中，并且电连接各该MTJ元件。

本发明的特征在于，提供一种包含有MTJ元件的半导体结构及其制作方法，在形成半导体元件的过程中，各MTJ元件顶端形成有第一氮化层以及第二氮化层一共两层的掩模，因此可以增强对MTJ堆叠元件顶端的保护效果，避免形成接触结构时，接触元件过度崁入MTJ元件并影响其性能。同时，在虚置MTJ元件旁边预定要形成其他接触结构(如连接源极线的接触结构)的区域，则仅形成有第一氮化层而不形成有第二氮化层，因此接触结构可以较容易地穿透过介电层(如氧化层)以及第一氮化层，并与其他的导线电连接。

附图说明

图1至图6为本发明制作包含有MTJ元件的半导体结构的剖面示意图。

主要元件符号说明

10:介电层

12:导线

14:氧化层

16:底衬垫层

18:底接触结构

20:下电极

22:MTJ主结构

24:上电极

26:第一氮化层

28:介电层

30:第二氮化层

32:介电层

34A:接触结构

34B:接触结构

102:元件区

104:周边区

106:MTJ堆叠元件

106D:虚设MTJ堆叠元件

A:区域

B:区域

P1:回蚀刻步骤

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。

为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。

图1至图6绘示本发明制作包含有MTJ元件的半导体结构的剖面示意图。如图1所示，首先，提供一介电层10，在介电层10上定义有元件区102以及周边区104，其中元件区102内形成有多个MTJ堆叠元件106，而周边区104位于元件区102旁边，通常在周边区104内不形成元件，或是形成虚置(dummy)元件以作为缓冲，避免元件区102与周边区104的边界因元件密度差异过大而产生各种问题。

介电层10例如是存储器元件中的其中一层介电层，在介电层10内包含有导线12，导线12可能电连接其他的下方的电子元件(例如晶体管等)，为了附图简洁在此未绘出。另外，在元件区102内包含有多个MTJ堆叠元件106、在周边区104内包含有多个虚设MTJ堆叠元件106D，其中，MTJ堆叠元件106与虚设MTJ堆叠元件106D具有大致上相同的结构，但在后续的步骤中，MTJ堆叠元件106会与其他电子元件电连接并且当作操作元件使用，而虚设MTJ堆叠元件106D则通常不会与其他电子元件电连接，且虚设MTJ堆叠元件106D通常位于元件区102与周边区104的边界。

本实施例中，MTJ堆叠元件106及虚设MTJ堆叠元件106D位于一氧化层14中，MTJ堆叠元件106及虚设MTJ堆叠元件106D由下而上依序包含有底衬垫层16、底接触结构18、下电极20、MTJ主结构22、上电极24。以及另外包含一第一氮化层26，覆盖住各MTJ堆叠元件106及虚设MTJ堆叠元件106D的顶面以及侧壁。

本实施例中，导线12的材质例如为铜(Cu)、氧化层14的材质例如为氧化硅、底衬垫层16的材质例如为氮化钛(TiN)、底接触结构18的材质例如为钨(W)、下电极20与上电极24的材质例如为钛、钽氮化钽(TaN)、氮化钛(TiN)等导电材质，MTJ主结构22包含有一固定层(pin layer)、一电阻转换层以及一自由层(free layer)，其中固定层与自由层都可为铁磁性金属，例如CoFe、CoFe、NiFe等、电阻转换层的材质例如为Cr、Ru、TiN、T1、Ta、TaN、Al、Mg或例如MgO的氧化物。第一氮化层26的材质例如为氮化硅。值得注意的是，上述各元件的材质仅为本发明的其中一示例，而本发明并不限于此。其中，上述各材料层的堆叠构成MTJ堆叠元件106及虚设MTJ堆叠元件106D，由于MTJ堆叠元件的相关原理属于本领域的现有技术，在此也不多加赘述。

值得注意的是，后续的步骤中，将会形成接触结构(图未示)，有一部分的接触结构电连接MTJ堆叠元件106的顶部(如图1的区域A)，另一部分的接触结构则贯穿第一氮化层26与氧化层14(如图1的区域B)后，电连接到下方的导线12。申请人的实验结果发现，由于区域A的位置较区域B高，因此在形成接触结构时，区域A较容易被蚀穿，而区域B则比较不容易被蚀穿。然而目前的结构中，区域A与区域B都被第一氮化层26所覆盖。因此区域A与区域B是否被蚀穿主要取决于第一氮化层26的厚度，若第一氮化层26的厚度过厚，可能会导致区域B不容易被蚀穿的问题，相反地，若第一氮化层26的厚度过薄，可能会导致区域A过早被蚀穿的问题。

因此，为了解决以上问题，本发明在各MTJ堆叠元件106及虚设MTJ堆叠元件106D的顶部额外形成另一氮化层掩模，以增厚对MTJ堆叠元件106及虚设MTJ堆叠元件106D的顶部的保护能力，避免在蚀刻的过程中，区域A被过度蚀刻而影响到下方的MTJ元件。详细请见下方段落。

请继续参考图2至图5。首先如图2所示，形成一介电层28覆盖各MTJ堆叠元件106及虚设MTJ堆叠元件106D，然后如图3所示，进行一回蚀刻步骤P1降低介电层28的高度，并曝露出第一氮化层26的顶面。此处所述的介电层28例如为氧化硅，但不限于此。

如图4所示，形成一第二氮化层30，覆盖于介电层28以及第一氮化层26的顶面，其中本实施例中，第二氮化层30的厚度大于第一氮化层26的厚度。然后如图5所示，以一图案化步骤，移除部分的第二氮化层30。此处所述的第二氮化层30材质例如为氮化硅，而图案化步骤例如包含一光刻蚀刻步骤。值得注意的是，在光刻蚀刻步骤时所采用的光罩可以与形成MTJ堆叠元件106及虚设MTJ堆叠元件106D时所使用的光罩相同。因此，所剩下的第二氮化层30将会与MTJ堆叠元件106及虚设MTJ堆叠元件106D具有相同的图案，完整地保护各MTJ堆叠元件106及虚设MTJ堆叠元件106D的顶面。因此本发明形成第二氮化层30也不需要使用额外的光罩。

值得注意的是，至图5所示的步骤为止，已经在各MTJ堆叠元件106及虚设MTJ堆叠元件106D的顶部(对应图1中的区域A)形成第二氮化层30，因此在后续的蚀刻步骤中，区域A较不容易被过度蚀刻而影响到下方的MTJ元件。同时在区域B并没有额外形成第二氮化层30，所以并不会影响到对区域B的蚀刻。

后续，如图6所示，再形成另一介电层32覆盖于介电层28上，并且以蚀刻与填入金属层等步骤，在介电层32中形成接触结构34A与接触结构34B。其中，接触结构34A穿过介电层32、第二氮化层30与第一氮化层26并且与MTJ堆叠元件106电连接，而接触结构34B则穿过介电层32、介电层28、第一氮化层26与氧化层14后，与下方的导线12电连接。此处的接触结构34B例如可电连接如源极线(source line，SL)等元件。另外值得注意的是，虚设MTJ堆叠元件106D上方并未形成接触结构，因此第二氮化层30与第一氮化层26仍然覆盖于虚设MTJ堆叠元件106D的顶面。然而由于MTJ堆叠元件106顶部已经形成接触结构34A，因此此时第一氮化层26并不会覆盖于MTJ堆叠元件106的顶部。

综合以上说明书与附图，本发明提供一种半导体结构，包含一介电层28，多个MTJ堆叠元件106以及至少一虚设MTJ堆叠元件106D位于介电层28中，一第一氮化层26，至少覆盖各MTJ堆叠元件106与虚设MTJ堆叠元件106D的侧壁，一第二氮化层30，覆盖于各虚设MTJ堆叠元件106的顶面，且第二氮化层30的厚度大于第一氮化层26的厚度，以及多个接触结构34A，位于介电层28中，并且电连接各MTJ堆叠元件106。

在本发明的其中一些实施例中，其中第二氮化层30覆盖虚设MTJ堆叠元件106D的顶面，且有部分的介电层28的顶面未被第二氮化层30所覆盖。

在本发明的其中一些实施例中，其中至少有另一个接触结构34B贯穿介电层28，且接触结构34B位于虚设MTJ堆叠元件106D旁。

在本发明的其中一些实施例中，其中贯穿介电层28的另一接触结构34B，电连接至介电层28下方的一导线12。

在本发明的其中一些实施例中，其中MTJ堆叠元件106包含有一上电极24、一下电极20以及一中间的MTJ主结构22。

在本发明的其中一些实施例中，其中MTJ堆叠元件106连接至介电层28下方的另一导线结构12。

在本发明的其中一些实施例中，还包含有一氧化层14，位于第一氮化层26底下，且氧化层14包含有一圆弧状凹面(如图1的区域B位置)。

在本发明的其中一些实施例中，其中一第一氮化层26同时覆盖各虚设MTJ堆叠元件106D的顶面以及氧化层14的圆弧状凹面，但不覆盖各MTJ堆叠元件106的顶面。

本发明另提供一种半导体结构的制作方法，包含提供一介电层28，形成多个MTJ堆叠元件106以及至少一虚设MTJ堆叠元件106D于介电层28中，形成一第一氮化层26，至少覆盖各MTJ堆叠元件106与虚设MTJ堆叠元件106D的侧壁，形成一第二氮化层30，覆盖于各虚设MTJ堆叠元件106D的顶面，且第二氮化层30的厚度大于第一氮化层26的厚度，以及形成多个接触结构34A于介电层28中，并且电连接各MTJ堆叠元件106。

在本发明的其中一些实施例中，还包含形成有一氧化层14，位于第一氮化层26底下，且氧化层14包含有一圆弧状凹面。

本发明的特征在于，提供一种包含有MTJ堆叠元件的半导体结构及其制作方法，在形成半导体元件的过程中，各MTJ堆叠元件顶端形成有第一氮化层以及第二氮化层一共两层的掩模，因此可以增强对MTJ堆叠元件顶端的保护效果，避免形成接触结构时，接触元件过度崁入MTJ堆叠元件并影响其性能。同时，在虚设MTJ堆叠元件旁边预定要形成其他接触结构(如连接源极线的接触结构)的区域，则仅形成有第一氮化层而不形成有第二氮化层，因此接触结构可以较容易地穿透过介电层(如氧化层)以及第一氮化层，并与其他的导线电连接。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (16)

1.一种半导体结构，包含:

介电层；

多个磁性隧穿结堆叠元件以及至少一虚设磁性隧穿结堆叠元件位于该介电层中；

第一氮化层，至少覆盖各该磁性隧穿结堆叠元件与该虚设磁性隧穿结堆叠元件的侧壁；

第二氮化层，覆盖于各该虚设磁性隧穿结堆叠元件的顶面，且该第二氮化层的厚度大于该第一氮化层的厚度；以及

多个接触结构，位于该介电层中，并且电连接各该磁性隧穿结堆叠元件。

2.如权利要求1所述的半导体结构，其中该第二氮化层覆盖该虚设磁性隧穿结堆叠元件的顶面，且有部分的该介电层的顶面未被该第二氮化层所覆盖。

3.如权利要求1所述的半导体结构，其中至少有另一个接触结构贯穿该介电层，且该接触结构位于该虚设磁性隧穿结堆叠元件旁。

4.如权利要求3所述的半导体结构，其中贯穿该介电层的该另一个接触结构，电连接至该介电层下方的导线。

5.如权利要求1所述的半导体结构，其中该磁性隧穿结堆叠元件包含有上电极、下电极以及中间的磁性隧穿结主结构。

6.如权利要求1所述的半导体结构，其中该磁性隧穿结堆叠元件连接至该介电层下方的另一导线结构。

7.如权利要求1所述的半导体结构，还包含有氧化层，位于该第一氮化层底下，且该氧化层包含有圆弧状凹面。

8.如权利要求7所述的半导体结构，其中该第一氮化层同时覆盖各该虚设磁性隧穿结堆叠元件的顶面以及该氧化层的该圆弧状凹面，但不覆盖各该磁性隧穿结堆叠元件的顶面。

9.一种半导体结构的制作方法，包含:

提供介电层；

形成多个磁性隧穿结堆叠元件以及至少一虚设磁性隧穿结堆叠元件于该介电层中；

形成第一氮化层，至少覆盖各该磁性隧穿结堆叠元件与该虚设磁性隧穿结堆叠元件的侧壁；

形成第二氮化层，覆盖于各该虚设磁性隧穿结堆叠元件的顶面，且该第二氮化层的厚度大于该第一氮化层的厚度；以及

形成多个接触结构于该介电层中，并且电连接各该磁性隧穿结堆叠元件。

10.如权利要求9所述的制作方法，其中该第二氮化层覆盖该虚设磁性隧穿结堆叠元件的顶面，且有部分的该介电层的顶面未被该第二氮化层所覆盖。

11.如权利要求9所述的制作方法，其中至少形成有另一个接触结构贯穿该介电层，且该接触结构位于该虚设磁性隧穿结堆叠元件旁。

12.如权利要求11所述的制作方法，其中贯穿该介电层的该另一个接触结构，电连接至该介电层下方的另一导线。

13.如权利要求9所述的制作方法，其中该磁性隧穿结堆叠元件包含有上电极、下电极以及中间的磁性隧穿结主结构。

14.如权利要求9所述的制作方法，其中该磁性隧穿结堆叠元件连接至该介电层下方的导线结构。

15.如权利要求9所述的制作方法，还包含形成有氧化层，位于该第一氮化层底下，且该氧化层包含有圆弧状凹面。

16.如权利要求15所述的制作方法，其中该第一氮化层同时覆盖各该虚设磁性隧穿结堆叠元件的顶面以及该氧化层的该圆弧状凹面，但不覆盖各该磁性隧穿结堆叠元件的顶面。

Images