CN115425973A

CN115425973A - 占空比调节电路

Info

Publication number: CN115425973A
Application number: CN202211058848.0A
Authority: CN
Inventors: 詹三一; 李承哲; 钟英权
Original assignee: Jiyiwei Semiconductor Shanghai Co ltd
Current assignee: Jiyiwei Semiconductor Shanghai Co ltd
Priority date: 2022-08-31
Filing date: 2022-08-31
Publication date: 2022-12-02

Abstract

本申请公开了一种占空比调节电路，包括：第一和第二时钟传输通道，各自包括若干级反相器，第一级反相器各自接收一路时钟信号；电流调节电路，其包括第一调节支路和第二调节支路，各自包括：第一至第四PMOS晶体管，第一至第三NMOS晶体管，第一至第四PMOS晶体管的源极均连接电源端，第二PMOS晶体管的漏极、第一NMOS晶体管的漏极、以及第一至第三NMOS晶体管的栅极均相连，第一至第三NMOS晶体管的源极均连接地端。该占空比调节电路具有电路结构相对简单，占空比调节能力强，功耗超低等优点。具有电路结构相对简单，占空比调节能力强，功耗超低等优点。

Description

占空比调节电路

技术领域

本发明一般涉及集成电路技术领域，特别涉及一种数模转换器的时钟占空比调节电路。

背景技术

目前的时钟占空比调节电路有纯模拟方式的，也有纯数字方式的。数字方式的占空比调节电路相对简单稳定，但主要应用于相对低速的领域。

模拟方式的占空比调节电路一般基于伪反相器调整级，可以应用于高速领域，但缺点是功耗较高，线性度较低，调节范围窄，精度受PVT影响较大。在高速通信领域，对低功耗并且调节能力强的时钟占空比调节电路的需求不断提升。

发明内容

本发明的目的在于提供一种占空比调节电路，具有电路结构相对简单，占空比调节能力强，功耗超低等优点。

本申请公开了一种占空比调节电路，包括：

第一时钟传输通道，其包括若干级反相器，第一级反相器接收一路时钟信号；

第二时钟传输通道，其包括若干级反相器，第一级反相器接收另一路时钟信号；和

电流调节电路，其包括第一调节支路和第二调节支路，所述第一和第二调节支路各自包括：第一至第四PMOS晶体管，以及第一至第三NMOS晶体管，其中，所述第一至第四PMOS晶体管的源极均连接电源端，所述第二PMOS晶体管的漏极、所述第一NMOS晶体管的漏极、以及所述第一至第三NMOS晶体管的栅极均相连，所述第一至第三NMOS晶体管的源极均连接地端；其中，所述第一调节支路中，所述第一PMOS晶体管的漏极和所述第一至第四PMOS晶体管的栅极均连接数模转换器的第一输出端，第二NMOS晶体管的漏极连接所述第一时钟传输通道的第二级反相器的输入端，第三NMOS晶体管的漏极连接所述第二时钟传输通道的第三级反相器的输入端，第三PMOS晶体管的漏极连接所述第二时钟传输通道的第二级反相器的输入端，第四PMOS晶体管的漏极连接所述第一时钟传输通道的第三级反相器的输入端；其中，所述第二调节支路中，所述第一PMOS晶体管的漏极和所述第一至第四PMOS晶体管的栅极均连接所述数模转换器的第二输出端，第二NMOS晶体管的漏极连接所述第二时钟传输通道的第二级反相器的输入端，第三NMOS晶体管的漏极连接所述第一时钟传输通道的第三级反相器的输入端，第三PMOS晶体管的漏极连接所述第一时钟传输通道的第二级反相器的输入端，第四PMOS晶体管的漏极连接所述第二时钟传输通道的第三级反相器的输入端。

在一个优选例中，所述数模转换器包括：第四至第十六NMOS晶体管、第五PMOS晶体管、二进制转温度记码电路、以及第一组至第五组或非门；

所述第四NMOS晶体管的漏极和第四至第九NMOS晶体管的栅极相连并连接偏置输入信号，所述第四至第九NMOS晶体管的源极连接地端，所述第五NMOS晶体管的漏极连接所述第十和第十一NMOS晶体管的源极，所述第六NMOS晶体管的漏极连接所述第十二和第十三NMOS晶体管的源极，所述第七NMOS晶体管的源极连接所述第十四至第十六NMOS晶体管的源极，所述第九、第十一、第十三和第十五NMOS晶体管的漏极相连作为所述数模转换器的第一输出端，所述第八、第十、第十二和第十四NMOS晶体管的漏极相连作为所述数模转换器的第二输出端，所述第十六NMOS晶体管的漏极连接所述第五PMOS晶体管的漏极和栅极，所述第五PMOS晶体管的源极连接所述电源端；其中，所述第五、第十和第十一NMOS晶体管各自包括一组相互并联的NMOS晶体；其中，所述第七、第十四、第十五和第十六NMOS晶体管各自一组相互并联的NMOS晶体管；

所述二进制转温度记码电路输出一对互补温度记码并分别连接到所述第一组和第二组或非门的一个输入端，所述第一组或非门的输出端连接所述第十一NMOS晶体管中各个NMOS晶体管的栅极，所述第二组或非门的输出端连接所述第十NMOS晶体管中各个NMOS晶体管的栅极；

所述第三组或非门的输出端分别连接所述第十二NMOS晶体管的栅极、第十四NMOS晶体管中各个NMOS晶体管的栅极和所述第五组或非门的一个输入端，所述第四组或非门的输出端分别连接所述第十三NMOS晶体管的栅极、第十五NMOS晶体管中各个NMOS晶体管的栅极和所述第五组或非门的另一个输入端，所述第五组或非门的输出端分别连接所述第十六NMOS晶体管中各个NMOS晶体管的栅极。

在一个优选例中，所述数模转换器具有8比特数据信号D<8:1>，所述二进制转温度记码电路接收数据信号D<7:4>并转换为一对15比特互补温度记码T<15:1>、TB<15:1>；所述第一组或非门的另一个输入端接收数据信号DB<8>，所述第二组或非门的另一个输入端接收数据信号D<8>，所述第三组或非门的一个输入端接收数据信号D<8>，另一个输入端接收数据信号D<3:1>，所述第四组或非门的一个输入端接收数据信号DB<8>，另一个输入端接收数据信号DB<3:1>。

在一个优选例中，所述第一组或非门的一个输入端接收数据信号TB<15:1>，另一个输入端接收数据信号DB<8>，输出数据信号PTD<15:1>；所述第二组或非门的一个输入端接收数据信号T<15:1>，另一个输入端接收数据信号D<8>，输出数据信号NTD<15:1>；所述第三组或非门的一个输入端接收数据信号D<8>，另一个输入端接收数据信号D<3:1>，输出数据信号ND<3:1>；所述第四组或非门的一个输入端接收数据信号DB<8>，另一个输入端接收数据信号DB<3:1>，输出数据信号PD<3:1>；第五组或非门的两个输入端分别接收数据信号ND<2:1>、PD<2:1>，输出数据信号CD<2:1>；所述第十NMOS晶体管中各个NMOS晶体管的栅极由数据信号NTD<15:1>控制，所述第十一NMOS晶体管中各个NMOS晶体管的栅极由数据信号PTD<15:1>控制，所述第十二NMOS晶体管的栅极由数据信号ND<3>控制，所述第十三NMOS晶体管的栅极由数据信号PD<3>控制，所述第十四NMOS晶体管中各个NMOS晶体管的栅极由数据信号ND<2:1>控制，所述第十五NMOS晶体管中各个NMOS晶体管的栅极由数据信号PD<2:1>控制，所述第十六NMOS晶体管中各个NMOS晶体管的栅极由数据信号CD<2:1>控制。

相对于现有技术，本申请至少具有以下有益效果：

该占空比调节电路具有电路结构相对简单，基本只需要反相器和数模转换器就可以实施时钟信号的有效调节，面积不大，占空比调节能力强，功耗超低，线性度较高等优点。

本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

图1是本申请一个实施例中时钟传输通道的示意图。

图2是本申请一个实施例中电流调节电路的电路图。

图3是本申请一个实施例中数模转换器的电路图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

本申请公开了一种占空比调节电路，包括：第一时钟传输通道、第二时钟传输通道、电流调节电路和数模转换器。图1示出了一个实施例中时钟传输通道的示意图，其中以两条时钟传输通道为例进行说明，第一时钟传输通道包括若干级反相器，例如，包括四级反相器INV1、INV2、INV3、INV4，第一级反相器INV1接收一路时钟信号CKINP，第四级反相器INV4输出时钟信号CKOUTP。第二时钟传输通道包括若干级反相器，例如，包括四级反相器INV1’、INV2’、INV3’、INV4’，第一级反相器INV1’接收另一路时钟信号CKINN，第四级反相器INV4’输出时钟信号CKOUTN。

图2示出了一个实施例中电流调节电路的电路图。电流调节电路包括第一调节支路和第二调节支路，所述第一调节支路和第二调节支路各自包括：第一至第四PMOS晶体管，以及第一至第三NMOS晶体管。具体的，所述第一调节支路包括：第一至第四PMOS晶体管PM1、PM2、PM3和PM4，以及第一至第三NMOS晶体管NM1、NM2和NM3。所述第二调节支路包括：第一至第四PMOS晶体管BPM1、BPM2、BPM3和BPM4，以及第一至第三NMOS晶体管BNM1、BNM2和BNM3。

其中，所述第一调节支路中，所述第一至第四PMOS晶体管PM1、PM2、PM3和PM4的源极均连接电源端VDD，所述第二PMOS晶体管PM2的漏极、所述第一NMOS晶体管NM1的漏极、以及所述第一至第三NMOS晶体管NM1、NM2和NM3的栅极均相连，所述第一至第三NMOS晶体管NM1、NM2和NM3的源极均连接地端。所述第一PMOS晶体管PM1的漏极和所述第一至第四PMOS晶体管PM1、PM2、PM3和PM4的栅极均连接数模转换器(DAC)的第一输出端OUT，第二NMOS晶体管NM2的漏极TP1连接所述第一时钟传输通道的第二级反相器INV2的输入端，第三NMOS晶体管NM3的漏极TP2连接所述第二时钟传输通道的第三级反相器INV3’的输入端，第三PMOS晶体管PM3的漏极TN2连接所述第二时钟传输通道的第二级反相器INV2的输入端，第四PMOS晶体管PM4的漏极TN2连接所述第一时钟传输通道的第三级反相器INV3的输入端。

其中，所述第二调节支路中，所述第一至第四PMOS晶体管BPM1、BPM2、BPM3和BPM4的源极均连接电源端VDD，所述第二PMOS晶体管BPM2的漏极、所述第一NMOS晶体管BNM1的漏极、以及所述第一至第三NMOS晶体管BNM1、BNM2和BNM3的栅极均相连，所述第一至第三NMOS晶体管BNM1、BNM2和BNM3的源极均连接地端。所述第一PMOS晶体管BPM1的漏极和所述第一至第四PMOS晶体管BPM1、BPM2、BPM3和BPM4的栅极均连接所述数模转换器的第二输出端OUTB，第二NMOS晶体管BNM2的漏极TN1连接所述第二时钟传输通道的第二级反相器INV2’的输入端，第三NMOS晶体管BNM3的漏极TN2连接所述第一时钟传输通道的第三级反相器INV3的输入端，第三PMOS晶体管BPM3的漏极TP1连接所述第一时钟传输通道的第二级反相器INV2的输入端，第四PMOS晶体管BPM4的漏极TP2连接所述第二时钟传输通道的第三级反相器INV3’的输入端。

图3示出了本申请一个实施例中数模转换器的电路图。所述数模转换器包括：第四NMOS晶体管NS、第五NMOS晶体管N3C<15:1>、第六NMOS晶体管N2C、第七NMOS晶体管N1C<2:1>、第八NMOS晶体管N0CB、第九NMOS晶体管N0C、第十NMOS晶体管N3B<15:1>、第十一NMOS晶体管N3<15:1>、第十二NMOS晶体管N2B、第十三NMOS晶体管N2、第十四NMOS晶体管N1B<2:1>、第十五NMOS晶体管N1<2:1>、第十六NMOS晶体管N1D<2:1>、第五PMOS晶体管PS、二进制转温度记码电路、第一组或非门I1<15:1>、第二组或非门I2<15:1>、第三组或非门I3<3:1>、第四组或非门I4<3:1>、第五组或非门I5<2:1>。

所述第四NMOS晶体管NS的漏极与第四NMOS晶体管NS、第五NMOS晶体管N3C<15:1>、第六NMOS晶体管N2C、第七NMOS晶体管N1C<2:1>、第八NMOS晶体管N0CB、第九NMOS晶体管N0C的栅极相连并连接偏置输入信号IB_IN。所述第四NMOS晶体管NS、第五NMOS晶体管N3C<15:1>、第六NMOS晶体管N2C、第七NMOS晶体管N1C<2:1>、第八NMOS晶体管N0CB、第九NMOS晶体管N0C的源极连接地端，所述第五NMOS晶体管N3C<15:1>的漏极连接所述第十NMOS晶体管N3B<15:1>和第十一NMOS晶体管N3<15:1>的源极。所述第六NMOS晶体管N2C的漏极连接所述第十二NMOS晶体管N2B和第十三NMOS晶体管N2的源极。所述第七NMOS晶体管N1C<2:1>的源极连接所述第十四NMOS晶体管N1B<2:1>第十五NMOS晶体管N1<2:1>、第十六NMOS晶体管N1D<2:1>的源极。所述第九NMOS晶体管N0C、第十一NMOS晶体管N3<15:1>、第十三NMOS晶体管N2和第十五NMOS晶体管N1<2:1>的漏极相连作为所述数模转换器的第一输出端OUT。所述第八NMOS晶体管N0CB、第十NMOS晶体管N3B<15:1>、第十二NMOS晶体管N2B和第十四NMOS晶体管N1B<2:1>的漏极相连作为所述数模转换器的第二输出端OUTB。所述第十六NMOS晶体管N1D<2:1>的漏极连接所述第五PMOS晶体管PS的漏极和栅极，所述第五PMOS晶体管PS的源极连接所述电源端。

应当理解，第五NMOS晶体管N3C<15:1>、第十NMOS晶体管N3B<15:1>和第十一NMOS晶体管N3<15:1>中各自包括15个NMOS晶体管，15个NMOS晶体管相互并联，分别相连于节点net3<15:1>。例如，NMOS晶体管N3C<15>的漏极、NMOS晶体管N3B<15>的源极和NMOS晶体管N3<15>的源极相连于节点net3<15>，MOS晶体管N3C<14>的漏极、NMOS晶体管N3B<14>的源极和NMOS晶体管N3<14>的源极相连于节点net<14>，……依次类推。第七NMOS晶体管N1C<2:1>、第十四NMOS晶体管N1B<2:1>、第十五NMOS晶体管N1<2:1>和第十六NMOS晶体管N1D<2:1>中各自包括2个NMOS晶体管，2个NMOS晶体管相互并联，分别相连于节点net1<2:1>。例如，NMOS晶体管N1C<2>的漏极、NMOS晶体管N1B<2>的源极、NMOS晶体管N1<2>的源极和NMOS晶体管N1D<2>的源极连接于节点net1<2>，NMOS晶体管N1C<1>的漏极、NMOS晶体管N1B<1>的源极、NMOS晶体管N1<1>的源极和NMOS晶体管N1D<1>的源极连接于节点net1<1>。第六NMOS晶体管N2C、第十二NMOS晶体管N2B和第十三NMOS晶体管N2相连于节点net2。

所述二进制转温度记码电路输出一对互补温度记码并分别连接到所述第一组或非门的一个输入端和第二组或非门的一个输入端，所述第一组或非门>的输出端连接所述第十一NMOS晶体管中各个NMOS晶体管的栅极，所述第二组或非门的输出端连接所述第十NMOS晶体管中各个NMOS晶体管的栅极。所述第三组或非门的输出端分别连接所述第十二NMOS晶体管N2B的栅极、第十四NMOS晶体管中各个NMOS晶体管的栅极和所述第五组或非门的一个输入端，所述第四组或非门的输出端连接所述第十三NMOS晶体管中各个NMOS晶体管的栅极、第十五NMOS晶体管的栅极和所述第五或非门的另一个输入端，所述第五组或非门的输出端连接所述第十六NMOS晶体管中各个NMOS晶体管的栅极。

在一个实施例中，所述数模转换器具有8比特数据信号D<8:1>，所述二进制转温度记码电路接收数据信号D<7:4>并转换为一对15比特互补温度记码T<15:1>、TB<15:1>。所述第一组或非门I1<15:1>的一个输入端接收数据信号TB<15:1>，另一个输入端接收数据信号DB<8>，输出数据信号PTD<15:1>。所述第二组或非门I2<15:1>的一个输入端接收数据信号T<15:1>，另一个输入端接收数据信号D<8>，输出数据信号NTD<15:1>。所述第三组或非门I3<3:1>的一个输入端接收数据信号D<8>，另一个输入端接收数据信号D<3:1>，输出数据信号ND<3:1>。所述第四组或非门I3<3:1>的一个输入端接收数据信号DB<8>，另一个输入端接收数据信号DB<3:1>，输出数据信号PD<3:1>。第五组或非门I5<2:1>的两个输入端分别接收数据信号ND<2:1>、PD<2:1>，输出数据信号CD<2:1>。第十NMOS晶体管管N3B<15:1>中各个NMOS晶体管的栅极由数据信号NTD<15:1>控制，第十一NMOS晶体管N3<15:1>中各个NMOS晶体管的栅极由数据信号PTD<15:1>控制。第十二NMOS晶体管N2B的栅极由数据信号ND<3>控制，第十三NMOS晶体管N2的栅极由数据信号PD<3>控制。第十四NMOS晶体管N1B<2:1>中各个NMOS晶体管栅极由数据信号ND<2:1>控制，第十五NMOS晶体管N1<2:1>中各个NMOS晶体管的栅极由数据信号PD<2:1>控制。第十六NMOS晶体管N1D<2:1>中各个NMOS晶体管的栅极由数据信号CD<2:1>控制。

数模转换器的输出端OUTB和OUT输出调节电流。当数模转换器的最高位是低电平时，仅仅输出端OUTB产生可调节的输出电流。并且当数模转换器的低七位数字输入从0000000到1111111逐步递增时，输出端OUTB的输出电流会从大到小逐步减小。输入时钟信号CKINP在经过一级反相器后，其输出信号会被来自PMOS管BPM3的TP1电流调节信号的上升时间，该信号在经过后一级反相器后，会被来自NMOS管BNM3的TN2电流调节输出时钟的下降时间。输入时钟信号CKINN在经过一级反相器后，其输出信号被来自NMOS管BNM2的TN1电流调节信号的下降时间，该信号在经过后一级反相器后，会被来自PMOS管BPM1的TP2电流调节输出时钟的上升时间。这样CKINP和CKINN的时钟的占空比就会被同程度的调节。此时调节电流TN1,TN2,TP1和TP2均来自数模转换器的OUTB端口。

当数模转换器的最高位是高电平时，仅仅输出端OUT端口产生可调节的输出电流。并且当数模转换器的低七位数字输入从0000000到1111111逐步递增时，输出端OUT的输出电流会从低到高逐步增加。输入时钟信号CKINP在经过一级反向器后，其输出信号被来自NMOS管NM2的TP1电流调节信号的下降时间，该信号在经过后一级反相器后，会被来自PMOS管PM1的TN2电流调节输出时钟的上升时间。CKINN的时钟信号在经过一级反相器后，其输出信号被来自PMOS管PM3的TN1电流调节信号的下降时间，该信号在经过后一级反相器后，会被来自NMOS管NM3的TP2电流调节输出时钟的下降时间。这阶段调节电流TN1,TN2,TP1和TP2均来自数模转换器的OUT端口。

该占空比调节电路具有电路结构相对简单，占空比调节能力强，功耗超低等优点。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

在本说明书提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。

Claims

1.一种占空比调节电路，其特征在于，包括：

2.如权利要求1所述的占空比调节电路，其特征在于，所述数模转换器包括：第四至第十六NMOS晶体管、第五PMOS晶体管、二进制转温度记码电路、以及第一组至第五组或非门；

3.如权利要求2所述的占空比调节电路，其特征在于，所述数模转换器具有8比特数据信号D<8:1>，所述二进制转温度记码电路接收数据信号D<7:4>并转换为一对15比特互补温度记码T<15:1>、TB<15:1>；所述第一组或非门的另一个输入端接收数据信号DB<8>，所述第二组或非门的另一个输入端接收数据信号D<8>，所述第三组或非门的一个输入端接收数据信号D<8>，另一个输入端接收数据信号D<3:1>，所述第四组或非门的一个输入端接收数据信号DB<8>，另一个输入端接收数据信号DB<3:1>。

4.如权利要求3所述的占空比调节电路，其特征在于，所述第一组或非门的一个输入端接收数据信号TB<15:1>，另一个输入端接收数据信号DB<8>，输出数据信号PTD<15:1>；所述第二组或非门的一个输入端接收数据信号T<15:1>，另一个输入端接收数据信号D<8>，输出数据信号NTD<15:1>；所述第三组或非门的一个输入端接收数据信号D<8>，另一个输入端接收数据信号D<3:1>，输出数据信号ND<3:1>；所述第四组或非门的一个输入端接收数据信号DB<8>，另一个输入端接收数据信号DB<3:1>，输出数据信号PD<3:1>；第五组或非门的两个输入端分别接收数据信号ND<2:1>、PD<2:1>，输出数据信号CD<2:1>；所述第十NMOS晶体管中各个NMOS晶体管的栅极由数据信号NTD<15:1>控制，所述第十一NMOS晶体管中各个NMOS晶体管的栅极由数据信号PTD<15:1>控制，所述第十二NMOS晶体管的栅极由数据信号ND<3>控制，所述第十三NMOS晶体管的栅极由数据信号PD<3>控制，所述第十四NMOS晶体管中各个NMOS晶体管的栅极由数据信号ND<2:1>控制，所述第十五NMOS晶体管中各个NMOS晶体管的栅极由数据信号PD<2:1>控制，所述第十六NMOS晶体管中各个NMOS晶体管的栅极由数据信号CD<2:1>控制。