CN115396079B - 基于fpga的多通道信道化方法 - Google Patents

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Abstract

本发明公开了一种基于FPGA的多通道信道化方法，包括以下步骤：获取输入数据，将所述输入数据分为a路第一数据，每一路第一数据乘以预设的jm系数，然后经过滤波器，再乘以预设的ejm系数，最后进行并行快速傅里叶变换，得到a路的第二数据；对于每路第二数据，根据预设的子信道第一中心频率将该路第二数据分为a路的第三数据，并根据预设的子信道第二中心频率将该路第二数据分为a路的第四数据，选取目标数量第三数据和对应的第四数据，每一路被选取第三数据和第四数据均乘以预设的jm系数，然后经过滤波器，再乘以预设的ejm系数，最后进行并行快速傅里叶变换，得到a路的第五数据。本发明能够有效的减小FPGA的资源消耗并减少数据缓存、顺序调整问题。

Description

基于FPGA的多通道信道化方法
技术领域
本发明涉及数字信道化领域，尤其涉及一种基于FPGA的多通道信道化方法。
背景技术
对于高采样率、大带宽的数据进行频谱计算时，由于DFT(数字傅里叶变换)的点数太大，需要采用数字信道化，将带宽分割为多个子带进行分析，可以显著的降低DFT点数。
目前数字信道化的结构如图1所示，为每个子信道配置一个DDS(直接数字式频率合成器)IP核，对于多个通道的信道化，需要将该结构多次复用，具体的次数为通道数量，每个DDS IP核对应不同频率来实现多通道信道化，会带来繁杂的数据缓存、顺序调整问题,并且也会消耗很多的FPGA资源。
发明内容
本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种基于FPGA的多通道信道化方法，能够有效的减小FPGA的资源消耗并减少数据缓存、顺序调整问题。
为解决上述技术问题，本发明提出的技术方案为：
一种基于FPGA的多通道信道化方法，包括以下步骤：
获取输入数据，将所述输入数据分为a路第一数据，每一路第一数据乘以预设的jm系数，然后经过滤波器，再乘以预设的ejm系数，最后进行并行快速傅里叶变换，得到a路的第二数据；
对于每路第二数据，根据预设的子信道第一中心频率将该路第二数据分为a路的第三数据，并根据预设的子信道第二中心频率将该路第二数据分为a路的第四数据，选取目标数量第三数据和对应的第四数据，每一路被选取第三数据和第四数据均乘以预设的jm系数，然后经过滤波器，再乘以预设的ejm系数，最后进行并行快速傅里叶变换，得到a路的第五数据。
可选的，a为4的倍数，进行并行快速傅里叶变换具体包括：采用按时间抽取的基-4类FFT算法，对所有输入的第一数据，或者第三数据及第四数据分组后，乘以预设的旋转因子再进行蝶形运算，得到对应的第二数据或者第五数据；或者，采用按频率抽取的基-4类FFT算法，对所有输入的第一数据，或者第三数据及第四数据分组后，进行蝶形运算再乘以预设的旋转因子，得到对应的第二数据或者第五数据。
进一步的，对于每路第二数据，根据预设的子信道第一中心频率将该路第二数据分为a路第三数据，并根据预设的子信道第二中心频率将该路第二数据分为a路第四数据之前，还包括：若该路序数在目标范围内，对该路的第二数据求共轭得到新的第二数据。
进一步的，子信道第一中心频率表达式如下：
ωa,p＝(p+1/4)2π/N
子信道第二中心频率表达式如下：
ωb,p＝(p+3/4)2π/N
上式中，p＝0,1,…,N-1，N为并行快速傅里叶变换的输入数据路数。
可选的，所述目标数量的第三数据和对应的第四数据为频谱在[-π/2,π/2]区间的第三数据和对应的第四数据。
可选的，得到a路的第五数据后还包括：若当前通道的第五数据与上一通道的第五数据的存在频谱重叠的部分，丢弃当前通道的第五数据的频谱重叠部分。
与现有技术相比，本发明的优点在于：
本发明将多通道信道化按照所需通道数量拆分为两级信道化，每级信道化的流程相同，且信道化个数相同，相比目前的多通道信道化，可以显著降低资源消耗并减少数据缓存、顺序调整问题。
附图说明
图1为传统的一路数字信道化流程图。
图2为本发明实施例的多通道信道化流程图。
图3为基4-FFT算法的分解示意图。
图4为基4-FFT算法的蝶形计算示意图。
图5为本发明实施例的并行快速傅里叶变换示意图。
图6为本发明实施例中根据子信道第一中心频率和子信道第二中心频率划分的16信道数据示意图。
图7为本发明实施例中多通道信道化的第二级详细流程图。
图8为本发明实施例中第一级信道化输出的16个子信道中第k个子信道的等效频谱覆盖范围。
具体实施方式
以下结合说明书附图和具体优选的实施例对本发明作进一步描述，但并不因此而限制本发明的保护范围。
鉴于ADC采样频率为4800Msps，直接进行M＝256信道化，将会带来繁杂的数据缓存、顺序调整问题。为了避免这些问题，本实施例将M＝256拆为两级信道化，如图1所示，先进行第一级信道化：把1路数据分16路并行输入，每路乘以一个jm系数，然后过滤波器，再乘以一个ejm系数，最后并行输入DFT模块进行并行快速傅里叶变换，得到的16路输出就是16路信道化的输出数据；
然后进行第二级信道化：这16路数据每路1路分16路，其中1～8路的数据再次分为16路，每路乘以一个jm系数，然后过滤波器，再乘以一个ejm系数，最后并行输入DFT模块进行并行快速傅里叶变换，通过原理推导，9～16路的数据求共轭后，再继续前述的步骤，求共轭为本领域常规技术手段，在此不再赘述，将一共得到16*16＝256路输出，就是256路信道化的数据，每一级信道化个数均为N＝16，即M＝N×N。
图1中的的“N点FFT”，N＝16，输入数据速率为300Msps，工作时钟为300MHz。
对于16路并行数据，如果直接进行DFT运算，每次需要的计算量为N2次复数乘法和N(N-1)次复数加法。为加快DFT的运算速度，考虑N为4的整数次幂情况，即N＝4m，m为正整数。这种情况下采用基-4类FFT(快速傅里叶变换)算法。基-4类FFT算法又可按实现结构分为两子类：按时间抽取(DIT,Decimation In Time)和按频率抽取(DIF,Decimation InFrequency)，DIT和DIF，前者将输入按倒位序重新排列，输出几位自然顺序排列；后者的话，输入为自然顺序，输出为倒位序，即DIT先乘以旋转因子后蝶形运算，DIF先蝶形运算后乘以旋转因子。本实施例中采用DIF基-4FFT算法。DIF基-4FFT算法将一个N点DFT运算被分解为4个N/4点DFT运算，如果N/4可以被4整除，则可以进一步将每个N/4点DFT运算分解为蝶形计算结构和四个N/16点DFT，直到最后4点DFT运算。如图4所示，每个蝶形计算模块由4个复数乘法器、8个复数加法器(减法可以用加法器变通实现)、4个复数移位寄存器组成。
以N＝16为例，这个分解过程如图3和图5所示，16路并行被分为4组，每组包括4路并行数据，这4路并行数据案通过蝶形计算模块进行DFT运算。最后一级分解，DFT运算的频移因子简化为1、-1、j、-j等值因此不需要复数乘法器。从图中可以看出，当N＝16时，整个计算结构只需要9个复数乘法器、64个复数加法器。
在基-4类FFT算法中，蝶形计算模块的输出数据不需存储，直接流向下一级，整个算法不会产生数据堆积。采用这样的并行流水结构和同步时钟驱动，可以实现每个时钟节拍输出一次FFT计算结果，便于后续进行第二级信道化和后续的接收信号频谱计算。
为了避免信道化的时候有频率覆盖不完全，存在盲区，实现对复数信号的无盲区信道化接收，本实施例中针对第二级信道化输入的16路数据，即第一级信道化输出的16路数据，将每一路数据按照A、B两种混频设置子信道中心频率：
A情况：ωa,p＝(p+1/4)2π/N,p＝0,1,…,N-1
B情况：ωb,p＝(p+3/4)2π/N,p＝0,1,…,N-1
其中N为16，即得到A情况的子信道第一中心频率的16路数据和B情况的子信道第二中心频率的16路数据，如图6所示，从图中可以看出，第一级信道化每个子信道的输出，其有用频谱集中在[-π/2,π/2]区间，因此从对应的子信道第一中心频率的16路数据和子信道第二中心频率的16路数据中，各选择[-π/2,π/2]区间的8个子信道输出，作为该第一级信道化子信道输出数据划分的16路并行数据。
如图7所示，将前面被选取的[-π/2,π/2]区间的子信道数据每路乘以一个jm系数，然后过滤波器，再乘以一个ejm系数，最后并行输入DFT模块进行前述的并行快速傅里叶变换，最终得到该第一级信道化子信道的16路并行数据，这些数据存在频谱重叠的部分，因此丢弃掉一部分频谱重叠的部分。该第一级信道化子信道经过第二级信道化之后的等效频谱覆盖范围如图8所示。图7中的N点FFT，输入数据速率为18.75Msps，工作时钟为300MHz，因此在FPGA中实现时，可以复用图5所示并行快速傅里叶方法，以尽可能节省DSP48乘法器资源。
根据上述技术构思，本实施例提出一种基于FPGA的多通道信道化方法，如图1和图7所示，包括以下步骤：
第一级信道化：获取输入数据，将所述输入数据分为a路第一数据，每一路第一数据乘以预设的jm系数，然后经过滤波器，再乘以预设的ejm系数，最后进行并行快速傅里叶变换，得到a路的第二数据；
第二级信道化：对于每路第二数据，根据预设的子信道第一中心频率将该路第二数据分为a路的第三数据，并根据预设的子信道第二中心频率将该路第二数据分为a路的第四数据，选取目标数量第三数据和对应的第四数据，每一路被选取第三数据和第四数据均乘以预设的jm系数，然后经过滤波器，再乘以预设的ejm系数，最后进行并行快速傅里叶变换，得到a路的第五数据。
通过上述步骤，即可对于输入数据进行a*a个通道的信道化，频率划分比较细，直接就能找到信号的具体位置。
本实施例中，a为4的倍数，进行并行快速傅里叶变换具体包括：采用按时间抽取的基-4类FFT算法，对所有输入的第一数据，或者第三数据及第四数据分组后，乘以预设的旋转因子再进行蝶形运算，得到对应的第二数据或者第五数据；或者，采用按频率抽取的基-4类FFT算法，对所有输入的第一数据，或者第三数据及第四数据分组后，进行蝶形运算再乘以预设的旋转因子，得到对应的第二数据或者第五数据。
本实施例中，对于每路第二数据，根据预设的子信道第一中心频率将该路第二数据分为a路第三数据，并根据预设的子信道第二中心频率将该路第二数据分为a路第四数据之前，还包括：若该路序数在目标范围内，对该路的第二数据求共轭得到新的第二数据，a＝16时，目标范围的序数为9～16。
如前所述，子信道第一中心频率表达式如下：
ωa,p＝(p+1/4)2π/N
子信道第二中心频率表达式如下：
ωb,p＝(p+3/4)2π/N
上式中，p＝0,1,…,N-1，N为并行快速傅里叶变换的输入数据路数。
本实施例中，所述目标数量的第三数据和对应的第四数据为频谱在[-π/2,π/2]区间的第三数据和对应的第四数据，a＝16时，目标数量的第三数据和对应的第四数据为频谱在[-π/2,π/2]区间的8个第三数据和8个对应的第四数据。
本实施例中，得到a路的第五数据后还包括：若当前通道的第五数据与上一通道的第五数据的存在频谱重叠的部分，丢弃当前通道的第五数据的频谱重叠部分。
综上所述，本实施例的方法将多通道的信道化拆分为两级信道化，减少了每一级信道化个数，且每一级信道化采用并行傅里叶变换的方法，具体采用按时间抽取的基-4类FFT算法或者按频率抽取的基-4类FFT算法，可以显著降低资源消耗并减少数据缓存、顺序调整问题。
上述只是本发明的较佳实施例，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。因此，凡是未脱离本发明技术方案的内容，依据本发明技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均应落在本发明技术方案保护的范围内。

Claims (4)

1.一种基于FPGA的多通道信道化方法，其特征在于，包括以下步骤：
获取输入数据，将所述输入数据分为a路第一数据，每一路第一数据乘以预设的jm系数，然后经过滤波器，再乘以预设的ejm系数，最后进行并行快速傅里叶变换，得到a路的第二数据；
对于每路第二数据，根据预设的子信道第一中心频率将该路第二数据分为a路的第三数据，并根据预设的子信道第二中心频率将该路第二数据分为a路的第四数据，子信道第一中心频率表达式如下：
ωa,p＝(p+1/4)2π/N
子信道第二中心频率表达式如下：
ωb,p＝(p+3/4)2π/N
上式中，p＝0,1,…,N-1，N为并行快速傅里叶变换的输入数据路数；
选取目标数量第三数据和对应的第四数据，所述目标数量的第三数据和对应的第四数据为频谱在[-π/2,π/2]区间的第三数据和对应的第四数据，每一路被选取第三数据和第四数据均乘以预设的jm系数，然后经过滤波器，再乘以预设的ejm系数，最后进行并行快速傅里叶变换，得到a路的第五数据。
2.根据权利要求1所述的基于FPGA的多通道信道化方法，其特征在于，a为4的倍数，进行并行快速傅里叶变换具体包括：采用按时间抽取的基-4类FFT算法，对所有输入的第一数据，或者第三数据及第四数据分组后，乘以预设的旋转因子再进行蝶形运算，得到对应的第二数据或者第五数据；或者，采用按频率抽取的基-4类FFT算法，对所有输入的第一数据，或者第三数据及第四数据分组后，进行蝶形运算再乘以预设的旋转因子，得到对应的第二数据或者第五数据。
3.根据权利要求1所述的基于FPGA的多通道信道化方法，其特征在于，对于每路第二数据，根据预设的子信道第一中心频率将该路第二数据分为a路第三数据，并根据预设的子信道第二中心频率将该路第二数据分为a路第四数据之前，还包括：若该路序数在目标范围内，对该路的第二数据求共轭得到新的第二数据，所述目标范围为
4.根据权利要求1所述的基于FPGA的多通道信道化方法，其特征在于，得到a路的第五数据后还包括：若当前通道的第五数据与上一通道的第五数据的存在频谱重叠的部分，丢弃当前通道的第五数据的频谱重叠部分。
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